请教：关于锁相环测试的问题

测试时发现输出频率较高时，输出波形就不是全摆幅了，本来理想的矩形波也变成了类似正选波的形状，其噪声特性（jitter）也变得很差。现在暂时把问题归结到输出pad的驱动能力不足，我想事实上这肯定是一个原因。
我的问题是：驱动能力不足造成的输出波形变差对jitter有什么影响?这种情况又该怎么进行jitter测量呢?如何评价测量的结果呢?

有兴趣！
非常有兴趣。
不知道小编解决问题问题没有?找到原因请告诉我！

也许是负载过高啊，不过这跟PAD驱动能力不足其实一样，测量的时候还是拿个shimit触发器整形后再测

如果驱动能力不够，上升沿和下降沿变得不够陡峭，power就会注入较多的
噪声，jitter会变得较差

频率多高?是不是反射或者是衰减了?是否有电路匹配问。
我们测试的时候，高频时钟很多都是变成正弦波了，这也与测试工具有关吧！?
不知你是用什么测试jitter的呢?是专门测试jitter的，还是用高频示波器?需要软件分析吗?怎么分析的?希望指教以下，谢谢！

我的测试工具是高频的示波器，这个示波器具有专门测量jitter的模块。是有可能跟输出的负载或匹配有关，想请教大家如果真的是工具或负载的问题，该怎么解决呢?

看到一本书上的对于PLL的测试结果
用HP E4007B spectrum analyzer and LabVIEW测试
973MHZ PLL的单边带相位噪声
还有的做瞬态分析用LeCroy WavePro 960 oscilloscope
哦还有一个,频谱测量用Agilent E4440A spectrum analyzer
就知道这些了,
我那个PLL相位噪声仿真还没有做呢,哦,是不会做
哪位高手指点一下啊,HSPICE可以做吗?
不行的话用SPECTRE怎么做?用PSS分析?参数怎么设置?
谢谢啦

没遇到过这么复杂的问题 ，请教

有兴趣！

看到一些人的成长

相噪和jitter是同一个东西的不同描述方式，都是指噪信比。输出信号幅度低了，信号功率自然小，添加的噪声不变，所以相噪（jitter）变差。

学习了

对pll正在学习中

理论上锁相环输出的波形不就应该是单一频率的正弦波么?矩形波应该是有很多别的频率的分量啊。另外，我测试的时候输出摆幅很小，单端只有120mV，这是什么原因呢?因为是反相器输出，反相器上拉和下拉电阻仿真结果都是50欧姆，驱动很大。5.5G的中心频率，65nmCMOS工艺。请教这么小的摆幅是为什么呢?