verilog导入schematic
时间：10-02
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生成的shematic里面都有两倍的东西。
就是，里面会有一半正确的连线，一半没有连线，全部浮空。也就是这一半是多余的。
这个是哪里的问题。有没有人帮忙解决下问题。
就是，里面会有一半正确的连线，一半没有连线，全部浮空。也就是这一半是多余的。
这个是哪里的问题。有没有人帮忙解决下问题。
zenme会有这样的问题！
cadence composer verilog IN ?
or CDL in ?
过去也遇到这样的问题。
5141有这样的问题。
610就没有这样的问题，如果可以换软件，那就用610回避这个问题吧。