CMOS带隙基准源设计问题

在做CMOS带隙基准源时，对MOS和resistor进行corner扫描，对结果影响都不是很大。但是对PNP的扫描温度系数会变化10多个ppm，初始参考电压也会有很大变化。请问在CMOS工艺下做带隙基准源不需要要对PNP的工艺角扫描还是有什么好的方法可以抑制PNP的工艺偏差。谢谢！

First, do you know, what's PVT corners? so you have to run the simulations in all the corners, especailly for Banggap design, it is so sensitive. Second, not only do pre-layout simulation, post layout simulation is more important.
Good luck.

首先post layout sim与PVT没有关系的。
post layout的网表也会有corner的，但是bandgap可以不进行后仿真。

那两者的关系谁能给大家解释下，最好能有公式推导，这个问题很重要，也很难。
另外带隙基准中运放增益和精度的关系?运放增益怎么选择?大侠们能给指导下吗?

学习~

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PVT means process, voltage and temperature.
其实bandgap对于寄生的影响不是很大，因为寄生参数只影响高频特性，如果你足够有经验，启动电路和相位裕度受到版图影响降到最低的情况下，我觉得后仿没有必要。
如果你是新手，版图不知道如何注意，还是后仿一下比较稳妥。

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