请教pipelined ADC问题
（2）对pipelined ADC，以1.5 bit每级为例，MDAC中运放或Vref的offset会造成转移特性曲线偏移，那么在Full scale边沿附近会造成溢出，引起下一级饱和，请问这种影响在设计中需要考虑吗?如果减小输入信号的幅度，会避免溢出（只是在量化码中有固定的digital offset)，不过这样好像相当于非满摆幅输入，SNR会降低。
（3）关于MDAC中Vref的精度问题，10bit的ADC是否是要求Vref的精度至少10bit?如果是，设计难度好像比较大啊，比如工艺的variation，buffer的随机offset等影响。
俺是初学者，希望大家不吝赐教，谢谢！
大家讨论一下呵
1# milanlion
（1）通常ADC的失调误差是在系统级使用什么方式消除的?
系统级就有ADC的失调误差?不大明白你所谓的系统级是什么意思，是matlab建模的还是用电路搭出来的。
（2）对pipelined ADC，以1.5 bit每级为例，MDAC中运放或Vref的offset会造成转移特性曲线偏移，那么在Full scale边沿附近会造成溢出，引起下一级饱和，请问这种影响在设计中需要考虑吗?
就我自己的设计经验来说，这个没关系的，也就是说即使级间转换特性曲线不是很好看的锯齿波也不是太有有关系，整个系统仿真下，对SNR没多大影响。当然你如果可以做到理想是最好的。
如果减小输入信号的幅度，会避免溢出（只是在量化码中有固定的digital offset)，不过这样好像相当于非满摆幅输入，SNR会降低。
（3）关于MDAC中Vref的精度问题，10bit的ADC是否是要求Vref的精度至少10bit?如果是，设计难度好像比较大啊，比如工艺的variation，buffer的随机offset等影响。
Vref先用理想的电压源试试看。可以了再加入偏置电路和运放来产生这些参考电平。当然，如果一下子做进去，性能可能会好点。不过还是先试试主要电路行不行吧。这些细节的东西等以后的版本再加进入也行，建议哈。
谢谢你的建议！
“（1）通常ADC的失调误差是在系统级使用什么方式消除的?”我的意思是看到论文中说，整个ADC的量化曲线的线性误差（失调和增益）可以用软件或硬件的方法消除，想问一下具体有哪些方法?
我也在设计中，pipeline ADC.
失调主要还是运放和比较器的失调。
运放的失调主要就是输入管的匹配问题了，在版图设计中要特别注意设计好。
比较器的失调可以通过数字校正(correct)电路来解决，这属于硬件的范畴了。
还有就是数字校准（calibration），牵涉到算法和数字电路设计，比较复杂。我研究的也不深。不能提供什么建议咯。
MDAC中Vref精度没那么高精度要求，你只要保证Vref的波动不要使你的信号饱和失真了就行，保证+/-Vref和VCM等参考电压之间的相对精度就行。
你可以調整refp和refn的值去fit你的gain curve…這樣子會比較好作…
以video的adc機呼都是這樣子搞滴
对不起，我是来挣钱的
Vref 不需要这么高的精度，就像你知道的那样，可以在系统应用时消除。
小弟最近开始学pipeline ADC了，请各位推荐一些好的入门资料，谢谢
运放和比较器的失调要注意！
pipline核心在前几级
我想问问如果adc前面几级的运放输出范围都是满摆幅，但是从第四级开始运放输出摆幅增大，导致后面每级输出摆幅都在累加，这是什么原因?通过仿真功能是没有问题的，只是SFDR小了点，请大牛指教?