PLL不锁定现象描述
PLL全部用电路模块搭建之后，PLL无法锁定，VCO控制端波形如上图（无法锁定）：
各个模块的参数如下：参考频率5MHZ；CP电流50uA；VCO此时的工作频率为6.1GHZ，Kvco从150MHZ/V到250MHZ/V之间变化；1/N分频器N=1220；二阶LPF的C1=3PF，R2=400K，C2=12PF（R2、C2同支路）。
使用排除法，首先将VCO和BUF用理想Veriloga编写（此时Kvco恒定，设为200MHZ/V），此时的PLL可以锁定，这就可以证明PLL环路是稳定的，各个模块的参数设置应该没问题，可能是VCO的问题；
但是我将VCO用电路级代替，BUF和1/N分频器用理想Veriloga代替，PLL还是锁定的，又证明了VCO的电路没问题，这个就与上面的现象矛盾了。
因此我猜测可能是那个BUF的问题，但是我用的这个BUF是结构最简单的两个电阻做负载的差动对构成的，应该对PLL的锁定没有什么影响的。
上面的结论既证明VCO有问题另一个又证明VCO没问题，请问有没有人遇到过这样的问题?难道是BUF的影响吗?但是BUF结构很简单很常见，应该没什么影响的。还是VCO和BUF不匹配?（要是有附件的话不要下载。我发错了）
问题补充一下：
下面的tran怎么解释呀?看似锁定，但是并没有锁定，一直上下跳动
电荷泵的结构就是池保勇那本红色书中提到的结构，下图：
我前几天仿真的一个波形如下，怎么解释啊?
今天听到一个人说PLL的相位欲度可以通过仿真软件测试出来，用库里面的iprobe来测，请问有谁测过啊?他说手算的一般都很不准确
pm 估算了下 连40都木有
所用排除法实际并不成立，没有干扰情况可以锁定并不一定可以证明稳定性没有问题。从现象看起来还是像稳定性有问题，可以简单做个试验，把C2增加一个量级，看看情况有没有好转。
N=1000以上会不会有问题呢?N越大延时越大，jetter也不好弄啊?
N=100~200以上也不多见啊?
实际是这样吗?有知道的说一下呢?
问一下相位于都怎么算啊?
在这表述不清 随便看一个研究生论文 都会有详细的公式，一般 零点是截止频率的1/4 , 极点是截止频率四倍
先不管你的bug具体的原因，就环路参数来看，根据计算得知相位裕度小于30。这样的设计是不对的，但相位裕度不一定是造成不锁定的原因。你把CP中，开关的控制信号，打出来看一下
你想看哪个状态下的CP的控制信号啊?波形密密麻麻的看不清，我可以给你放大截图
我试了,还是没有锁定,会不会是VCO的增益变化太大了啊?
有些论文的N都是一千以上的啊
检查一下分频器部分吧。
仿真时的精度怎么设置的，VCO的频率很高，仿真时maxstep要设置的小一些，再看一下，看一下CP充放电是否正常
问一下这个和分频器有什么关系吗?
我的精度设置都是默认的，tran仿真的算法是moderate，还有，下面这个图你能不能帮我解释一下?
电荷泵的结构在下面
从这张图看，很像控制电压节点有漏电造成的。
那是什么原因导致漏电的呢?是VCO本身还是电荷泵?
建议把与控制电压节点相连所有支路电流画出来看看，希望能有所发现。
据个人分析：造成此结果的原因应该是Up，Dn电流源不匹配！Dn电流略大于Up电流，即Idn+deltaI = Iup, delatI << Idn, Iup, 所以Vctl的稳态需要先充一小部分时间的电，以抵消由于不匹配电流造成的电荷泄放，以最终达到净电荷deltaQ为0，Vctrl不变，由于这是电路固有问题，所以Vctrl的改变周期正好是参考时钟周期Tref，频率为5MHz,如原图所示。
至于相位裕度，的确不会超过42 deg,主要是小编分频比太大了，然后Icp又这么小，按照这样的分频比，Icp要等于355uA左右，才够。当然增大C2,也可改善相位裕度。相位裕度过小，导致Vctrl时域的建立时间无非是要很长的，至于振荡，相位最大接近-180，不满足振荡条件！
你的分频这么多，延时会不会影响 PFD呢?
Iup Idn不匹配
小编你的问题最后怎么解决的，我也遇到类似问题，真心求助………………
这个很常见
vvxvxvxvxvxvxvvxvxc
其实99%是你的低通滤波器电阻太大造成的，400K！,
从来就没有见过那么大的，别人都是400 Ohm！， 大一些的也就是1K~20K了，
那么大的电阻，charge pump的电荷都过不去，建议你把电阻减少到10K，然后重新计算环路参数。
你电路里面的问题太多了，
1， 电阻太大
2， C2/C1 =3， Razavi书上提到至少10～20. 也就是C2=100，C1=5～8 pf
3， 计算一下环路延迟，看一下对稳定性的影响。
4， 计算一下400K的电阻的噪声有多大
5，计算一下你的环路带宽， 我算了一下Wn=150K， Wc=600K, 你的wref=5MHz, 那么wc/wref>1/10 了。
多动笔算算。
LZ解决了么?
遇见一个差不多的问题，难不成是分频比的问题?
这个现象就是PLL不稳定，你的参数计算出的PLL开环特性很不理想。随便找个PLL的论文，都会有计算推导过程，你需要仔细计算调整LPF/CP参数。
单仿VCO+Buf，把Vctrl设置为VDD/VSS,保证VCO工作在最高频率，看buf是否能正确输出
Charge pump current mismatch is very large
mark。