boost功率管关断时SW端仍走大电流的问题
但是此时功率管仍然有很大电流，而这时功率管的gate端确实是拉到0的（gate有引脚出来），如果在SW与gnd加个10nF的电容则可
以解决此问题，所以猜想关断时是否因为SW的上升时间太快，可能触发了功率管的寄生NPN，电流经SW-衬底-GND通路?小弟实在
想不出原因，请各位前辈不吝赐教，小弟感恩不尽。
正常工作时本来就有半个周期功率管关断，什么叫功率管关断?你是指负载也变成0吗?
是指一个周期内当功率管关断的那段时间，电流本应该全部走SS24，但是并非如此，功率管本身也有很大电流，
比如输出5V/0.3A时，输出电压电流大致正常，但是输入电流却很大，因为关断时SW走了很大一部分电流。
buffer如果不是太强的话，会不会通过漏栅电容耦合到栅端把NMOS打开?不确定，只是猜测。还有，仿真可以仿出寄生NPN的snapback么?
仿真仿不出NPN的，即使耦合到gate的电压，也是极低，应该不可能走那么大电流，可以到1A以上。
1. NMOS关掉时有电流是在关掉过程有电流，还是OFF Time时间内都有电流?
2. 你的输入输出是多大电压情况有这个问题?NMOS是什么工艺的器件?
3. NMOS的layout是怎么做的?每个Finger都有做Buck接触?或者多少个Finger做一个Buck接触?或者是没有Buck接触，只在最外面做了Buck接触环?
我怀疑是你的NMOS只在最外面做了Buck接触环，这会导致内部衬底接触不足，NPN管会开启。但这种情况应该和你的输出电压相关的，输出电压低到某个值应该就没此问题了。你在管子的DS端加一个电容会好，也和此原因相似。
详细测试一下看看。
谢谢CDS的分析，
1、整个OFFTIME时间都有电流
2、输出电压内部设定为5V，和输入电压关系好像不是很大，NMOS是CSMC 5V工艺，breakdown电压为10左右，OFF时SW上升时间4ns，SW最高尖峰有7V左右，加电容的话尖峰6V多点。
3、50个finger一个cell围P+ ring，每个finger尺寸为80/0.6，SW的ESD尺寸为50/0.6，W=8，ESD MOS一起围一个P+ RING.
另外请问寄生NPN导通是因为尖峰耦合电流到衬底电阻导致NPN导通还是说J尖峰太高将DRAIN端PN结雪崩击穿后再使得NPN导通呢，如果是前者的话，那是不是和输出电压高低关系不是很大呢?
查查NMOS的另一端到第的电流。
NMOS关断一刻，如图ISW的确不能立刻到0，因为寄生100p级别和电感5nH级别。
你加了10nf，确实会变好，di/dt变小很多，寄生的效应就消失了。但是效率有较大影响。
建议测一测NMOS另外一端到第的电流，比较一下ISW。
初步确认应该不是电压太高的原因造成的，因为只要SW与GND加10nF电容，即使我把输出电压由5V升高到6.5V，这样功率管关断时最高尖峰有9V，也不会出现上述现象，所以我判断应该是SW上升速度太快引起的，但是SW上升太快是把DRAIN端PN结雪崩击穿而走电流还是将寄生NPN大开走电流呢?还有怎么样去避免这种情况呢，加大NMOS的Length有效吗?
SW过冲确实会触发NPN导通，但功率NMOS面积巨大，其部分寄生NPN管导通也会将大部分电感电流抽走，那你Vsw电压应该短时间就拉低，就像ESD，Vsw应该没法保持在较高电压的。而你说Vsw保持在Vout+diode.这好像说不通啊?
是不是SW过快的变化触发latch up了，查看一下所有SW相关的layout.
从LZ的描述来看,很有可能是引起功率管寄生NPN导通.
再做一圈N+ GUARD RING, 接 VCC
请问小编最后该问题怎么解决的?SW上升速度过快为何会造成漏电?什么原理?
我发现国内做电源的比做其他的平均水平偏低。希望小编已经正确认识到这个现象的原因。
LS的兄弟能否解释下正确原因是什么，大家学习下
小编怎么丢一句话就走了，解释下啦
学习一下