LDO/bandgap 问题 - Die-toDie 偏差的原因

一般而言，CMOS运放的主要失调是由随机失调引起的

一个wafer不同区域的情况也是不同的啊，当然存在die to die的失调了

我以为运放失调是管子尺寸的制造差异呀（书上这么讲的），光罩做好之后，同一个Wafer的管子制造差异就不会太大了。那随机失调是什么引起的，请解释一下。

我觉得工艺偏差不会导致LDO输出太大差异。电阻是比例的，对称版图设计之后，即使偏也影响甚小；MOS管Corner影响不大；三极管影响算比较大些，但是远不到 10%。

MOS和电阻即使在layout上画的完全匹配，由于工艺的影响，也会存在随机误差，一般来说是和MOS及电阻的尺寸成反比，如果你在设计的时候没有考虑到这种随机误差，我觉得出现10%的偏差也是有可能的。不知道你采用的工艺是否提供蒙特卡洛分析需要的模型，没有的话可以手工计算一下运放offset。
MOS跑过corner不代表就是OK的，corner考虑的是所有的管子的性能朝一个方向产生偏移，但是没有考虑到MOS，电阻之间匹配的问题。

运放的失配差的话，CMOS的bandgap做出来偏差个8%也不是不可能，可以根据CMOS运放的失配公式以及工艺表看看这个运放的3 sigma偏差是多少

LDO中的MOS管少，大家集中在很小的面积里，这些个管子之间的工艺Corner相差无几，我觉得同一个 Die上的管子可以按照同一Corner来看待。
此外，在光罩版（MASK）制好后，尺寸不匹配就基本固定了，不随机了，只有不同 Die 之间的工艺角不同。
而且，同一个 Wafer 的工艺角，根据 Foundry 的测试，其偏差不大。

光罩版（MASK）制好后，尺寸不匹配就基本固定了，如果运放失配，那么同一个 Wafer 上的所有 Die 的管子尺寸和电阻失配程度都差不多（因为 MASK 固定了），那么最终的电压差异又从何而来?想不通

你跑下蒙特卡洛分析就知道你的分布啦~
bandgap中心值的分布和LDO offset的分布

运放offset如何计算?
MC没model支持。

掩模板确定了，但是光刻到wafer上也会造成尺寸的随机误差，尺寸比较小的话这种误差可能是比较大的。还有同一wafer上不同地方的MOS和电阻的掺杂浓度也会不一样啊，MOS的特性，电阻的阻值自然就不一样了。offset的计算，版上搜一下，或者RAZAVI, SANSEN的书上都有讲的

应该说用一个模子印出来的饺子会一样吗

什么是 die to die 偏差。

经典

die to die偏差10%是有可能的啊，如果没有跑蒙特卡洛分析，fountry只保证3个sigma的偏差

掩模板是保证在哪里做操作（注入、扩散、光刻），但这些步骤都会带来误差，注入的粒子束不一样，光刻的尺寸不一样等等。

楼上说的对。offset这东西很难搞。如果出来偏差大。要仔细看分布情况。如果是双峰分布，很有可能有硬伤。比如设计失误或者工艺错误。这些问题好找原因，好坏片子对比就可以分析出来。如果是正态分布，就是偏差大，不好整。基本可以定义为失调引起的重点部分一点点分析才行

首先确认BG的分布，然后再看环路增益和失调，多半是BG的问题，LS很多意见值得参考，多测多分析，自然清晰。工艺模型支持，跑monte carlo！

如此大的差异，不太可能是mismatch ,怀疑是不是有mos 不在饱和区阿?！或者版图有错?！

小编哪里去鸟?到底是咋回事呢?有结论没?我觉到10%的偏差也ok了，一般的spec不是都是要求10%的偏差吗?譬如3.3+-10%嘛

要是MASK一定，尺寸不匹配就一定，那就太好了。设计就容易多了。

现在的工艺，只要尺寸不是太小，尺寸控制还是比较精确。
mismatch的主要来源还是参杂等引起的vth不同。BG比较敏感，因为失配最后被加倍了（R2/R1）。
BG的运放或关键镜像管尺寸必须大点。

同意楼上！

差的工艺可能偏差很大

小编弃楼了?还等小编给个说法

这个部分取决于工艺，部分取决与设计者。做的挺差的

后来的改动是这样的，把三极管的电流从1mA 改到 100uA，重新流片，die to die 离散性从 10% 减小到 5%，原因我不知道?

可从三极管的特性入手，不同电流三极管的特性有差别，可以看一下

三极管电流用的上1mA或者100uA吗? 个人感觉这个三极管电流一般都在几uA左右吧