candence中verilog—a

初学candence，想在其中用verilog-a编写一个器件，但是不知道该如何操作。添加view为veriloga的cell后出现下图，之后该如何操作，如何保存和生成symbol模块?求指点。

functional还是什么库里有一些VCO之类的，有自带verilogA代码。
图上这个界面编几句代码后保存就好。 和vi编辑器保存一样的方法。保存后好像会自动问你要不要生成symbol

这个编辑器用不习惯，可以换成gedit，我习惯这样，在initial文件里添加上定义语句就ok。