PLL中VCO控制电压纹波较大，怎么解决？

最近小弟在做PLLFS，但是联仿时发现VCO控制端电压摆幅较大，高达7mV ，查资料说这是由于VCO的振荡信号通过可变电容耦合到控制端电压上的，有三种方法可以解决：减小摆幅，增大滤波器电容或者减小可变电容，但是这三种方法都有其缺陷，且不可能将纹波降低得很小。求教大神这还有什么别的方法可以减小纹波?

在VCO Control信号上加一个buffer吧，带宽大约PLL的闭环带宽的3~5倍

谢谢指导。但是这个的原理是什么呢?VCO控制电压上加Buffer，但是可变电容的瞬时电容还是不相等的，靠近可变电容端的控制电压还是会有纹波，小弟不是太明白，还请详细指导

Vc上加buffer，会引入Buffer的noise 到VCO

有点文波应该是正常的，有多少坏处呢?

提高lp order

纹波太大不是会直接影响频率精度吗?7mV的纹波，Kvco增益30MHz/V，输出频率2.3G，这样算的话精度只有90ppm，这样不是太大了吗?指标要求25ppm

很高兴认识你

讨论技术，不是来扯蛋的！

提高order怎么能抑制ripple呢?即使是3-rd order LPF, 最后的cap大小还是会被限制住...

增加一阶开销并不大，因为这个极点可以离pll bw较远，然而却能有效的抑制spur

呃, CP过来的还行, 小编是指VCO kick-back回来的吧?

对的，现增加了一个buffer，但相位噪声下降了很多啊，低频下降7dBc/Hz

lcvco?如何是耦合过来的，一定是relevant frequency，可能是输出的一倍到两倍，不会有影响

gooooooooooooooooooooooood

频率很高吗，如果频率很高加上幅度不大的话，其实对输出的影响应该已经不在你关心的范围以内了

频率高到多高算高?输出频率的5倍以上?纹波多大可以接受?几十微伏?

markmarkmark

I don't think this is a problem for you.
If your VCO operate at a designed freq like 2GHz. The coupling to the Vtune node would be 2GHz or 4GHz depending on
you VCO structure. This 2 or 4GHz 7mv swing will not harmful to your VCO.

TULIPBEARRRRRRRRR