带隙基准电压值
不是，取决于电阻的温度系数。
不同工艺不一样的，VBE随温度变化的曲线和工艺有关，并且有可能你都会发现不止一个零温度系数的点的存在。具体还是通过仿真观察吧。
好的，非常感谢~
Not necessarily equal to 1.25V.
用电流模式bandgap可以很容易的得到不同的输出电压。1.25V只是在某种特定结构下才成立的说法。
不同工艺，vbe不一样，所以Vbg也不一样。
看工艺吧，但是有些论文给的值也是不一样的！
请教下，电流模式的带隙基准，其运放的差分输入端，是不是考虑，使其工作于亚阈区，以期减小输入失配?
应该是的。对于电压模式，运放offset同样重要。
如果用同样的电阻，电阻温度系数应该不会出现在输出电压中，换句话说，带隙电压与电阻温度系数无关。但是ptat电流是和所用电阻温度系数有关的。
理论上是这样的，但是带隙电压只有在一阶近似的前提下才是正温度系数的电压除以电阻再乘以电阻，然后加上一个正温度系数的电流流过pn结所得到的正向偏执电压。实际上电阻决定了电流的温度系数，从而也影响了VBE的温度系数。而且一些二阶的参数也会影响到带隙电压。所以采用不同温度系数的电阻做带隙基准所得到的零温度系数电压是有轻微差别的。
电阻温度系数影响VBE温度系数严格讲是存在的。如果用unsilicided p-poly电阻，那么，相对于不同工艺中由于杂质分布不同造成VBE温度系数的差别，而造成需要不同的VPTAT来补偿VBE温度系数进而使得带隙电压不同，可能还是不同工艺间的差别更大，相比之下，电阻温度系数所造成的影响还是可以忽略的。
那是不是将输入管的W/L做的比较大，使其工作在亚阈区，减小vdssat，同时，面积大，减小随机失调?有点迷惑了，一般，都是讲的，尽量使管子工作于饱和区
深入讨论一下哈，在Paul R. Gray的书《Analysis and Design of Analog Integrated Circuit-5th》的第四章，4.4.3节，317页上有推导带隙基准源的公式：
VBG=VG0-VT*(gamma-alpha)*lnT+VT*[M+ln(EG)]
其中，VG0是silicon的在温度为0K时的带隙电压，约等于1.11V，和工艺、电路参数、器件参数无关；
VT是热电压，也和工艺、电路参数、器件参数无关；
gamma是基极电子迁移率的温度系数，和衬底的掺杂浓度相关，也就是和工艺有关；
alpha是集电极电流的拟合温度系数(IC=G*power(T,alpha))，也就是说和电阻的温度系数有关；
G是集电极电流零温度系数的部分，也和电阻的温度系数有关；
M是我们想求的正温度系数的电压VT的倍数，与电路有关；
E是表示饱和电流的器件参数，与发射结面积A、基极掺杂浓度、基极平均迁移率有关，也就是和工艺有关。
也就是说，带隙基准电压源的90%是由silicon的带隙电压决定的，这也是这个电路名称的由来。列到这里我也就明白了为什么我们俩的经验不是很符合。我是做Power IC的，所用的Bipolar工艺几乎都是2um的，CMOS工艺是从0.5um到1um的（高压工艺），所以工艺的变化对E这个参数影响不大，因此我的silicon经验是电阻的温度系数是影响带隙电压的绝对值的主要部分；
而您有可能经历过更低尺寸的工艺，因此E和gamma都会变化较大，因此您觉得工艺是影响带隙电压的绝对值的主要部分。
之前确实没有仔细的想过这个问题，所以上面的答案是随手写的。现在分析的也不是很深入，不确定想得对不对，欢迎批评指正。
略有不同，可以从1.2~1.25V
谢谢你分享详细资料，这个分析看起来基本是对的。我用的多是55nm/65nm MOS工艺中寄生BJT。电阻温度系数和BJT对带隙电压输出值都有影响是肯定的，只是相对大小而已。unsilicided poly电阻温度系数~10^(-4)的低端，如果用其它温度系数较大的电阻，相对情形可能会不尽相同。
另一点注意到的是BJT电流表达式中应该还有一个参数n，nonlinearity factor,这里好象没出现，理想情况应该是1，所以通常表达中常常忽略，但可能有些情况会到1.1，它和热电压VT应该是相乘的关系。这个非线性因子，会因工艺而变，其变化会直接乘在温度系数上。BJT做的比较好，n会非常接近1。
有些观点只是自己的观察和理解，并不是做学术的。欢迎指正。
失调电压小是真正重要的，因为这个失调电压值会被加到Delta VBE上，直接影响电路工作原理的基本假设，可能会影响到电路性能。至于管子工作在什么区，其实现实中有各种设计。根据自己项目的要求，折中取舍满足要求就行。
过去设计多在强反型区，理论和模型都比较成熟，工作在饱和区是多数模拟设计的要求，其实那样功耗效率不高。近年工作在亚阈值区的设计越来越多，设计方法也越来越成熟，尤其是低功耗要求越来越普遍的今天。
在高速的电路中，亚阈值好像不太适合，所以无缘深入亚阈值设计，就不妄加评论了。
非常感谢您的细致分析 根据当前的理解，在该基准电路中，对速度的要求应该是次于性能，所以，我想，可能大尺寸的设计，应该主要是为了减小失调电压，准确将，应该是减小随机失配。 再请教下，失调电压，如果不用蒙特卡罗分析，是不是只能仿真出系统失调，对随机失调无能为力啊?一般只能估算? 那估算出的值 和系统失调的值 应该是怎么运算，得到总的输入失调电压? 呵呵，问题有点多，希望不吝赐教，不胜感激
系统失调造成的失调很容易仿真。随机失配一般是个统计分布，一般蒙特卡罗模型的local变化可以用来仿真和估算失配电压，一般是得到标准方差，再根据自己设计目标来看允许几个sigma去估算所可能看到的yield。或者看3个sigma会看到的失陪值（~97%yield)。
如果没有现成模型，那么有大量类似设计样品的统计数据也可以作为参考，不过同样只能得到所取样品所在工艺角下失配电压标准方差。或者类似对管数据也可以。或者干脆凭经验估算，有多靠谱，就不得而知了。
非常有道理 不胜感激 应该说 如果没有随机失配的模型的话 估算是比较可行的办法 再顺便问下 依据您的经验 随机失调电压一般是多少mV呢、
要看你什么工艺，哪家厂商，一般CMOS6mV，bit的1mV