N12接3.3V

设计了一个CML，用的管子都是n12的，三只管子，但是CML需要输出3.3V的电平，然后我就把VDD接到了3.3V。这么接会怎样?会不会存在管子被击穿的危险?可以怎么来仿真确认管子的安全性?

找工艺厂要aging model，做aging 仿真，一般需要考虑GOI,HCI,NBTI和PBTI效应。

这个电压瞬间击穿可能性还是比较小的，一般是长期的失效。

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不能这么用

低压nmos并不是一定不能用在高压域，但是要仔细检查
保证n12 vgs/vds/vgd都不能有overstress

内部设计基本不太可能，外围ESD设计见过

实际上已经有不少公司在高速ADC的运放里这么做了，ADI,BCM都有产品。BCM的12bit3G的论文上也提到过。这个paper主要是输入对管用core器件，当然高速场合，更多的core器件在IO电压下的应用，远不止论文发的这几篇。只要保证上下电和工作时不超压（实际上即使超压，只要幅度不大，问题也不是很大，只要在spec要求的工作年限内，aging性能仿真没问题就OK啦）

IO接口采用cascode 可以降压 能采用低压器件

不能这么接吧

请问 如何做aging仿真?

请问overstress的标准model的lib文件里有么?

首先是工艺厂要提供model,然后利用Cadence内嵌的relexpert仿真。建议可以在aging仿真之前，先利用cadence内嵌的检查超压的工具，把比较恶劣的超压管子先拣出来。那个工具名字我忘了，好像也是在ADE的simulation一栏当中

今天看了一下，两个工具分别是device check和reliability