VCO的压控增益Kvco
如果参考频率不变，只变N，要考虑Kvco/N的情况，也就是Kvco/Fvco。带宽还是要可编程的，通过变Icp。
Kvco变化2X很正常。但Kvco/fvco就比较稳定了。
谢谢回复
“ Kvco变化2X很正常。但Kvco/fvco就比较稳定了”这句话的前提应该是VCO的Kvco随控制电压在慢慢增大，这个时候Kvco/fvco才基本比较稳定，但是我做的VCO其Kvco随着控制电压的增大而减小，这样导致Kvco/fvco变化就更大了，不知道您用的是什么结构的VCO，是不是您的VCO做出来基本都是Kvco随控制电压在慢慢增大，还是您采用了一个什么样的特殊结构呢?
那您在代入环路参数计算PLL系统的环路滤波器电阻电容值的时候，是不是一直都是把Kvco/N作为一个整体的环路参数代入计算电阻电容的?如果是的话，那这个Kvco/N您一般是怎么取得，我看到一篇论文上面是这样做的：假如N的取值范围为8到20，那这个N就取13个点，从8到20，每一个点对应一个Kvco，从而每一个点对应一个Kvco/N，然后把所有的Kvco/N取值列成一个表格，把这个取值从小到大排列，然后取其平均值作为最终的一个环路参数去计算LPF电阻电容值，但我感觉这样做是不是太繁琐了，这个表格里面得要装多少个Kvco/N的取值才满足所有的PVT特性啊，并且每一个Kvco/N的取值都要自己手算自己列表。太麻烦了，我很想知道您是怎么做的?您是把它们分开作为两个不同的环路参数Kvco和N，还是一起作为一个呢?
这个电流Ip可编程,可编程的目的是不是为了triming呢?就是在芯片流片出来后，由于工艺的偏差，某一块芯片的Kvco可能变化很大并且这块芯片LPF的电阻电容值可能也会有偏差，所以实际这块芯片的环路带宽可能已经偏离电路设计的环路带宽太远了，这个时候就需要去不停地调整电荷泵电流，同时测一下这块芯片的环路带宽，直到环路带宽满足系统要求后，这个时候的电荷泵电流就调整好了，然后通过triming把这个电流固定下来，然后芯片就可以封装了。
还是直到整个芯片封装完成之后，这个电荷泵都一直是可编程的?也就是PLL芯片上面多出了几个引脚，这几个引脚是用来控制电荷泵的电流的?
我没有流过片，上面说的话全凭我自己以前看的一些帖子和自己的一些想象，所以对你来说，这些话可能很无知和菜鸟，还望大侠指教
首先你要说一下你做的pll用在哪里?是freq synthesiser还是用作clock或者是cdr用。每种用处对bandwidth要求不同。即便做了btw calibration最后测出来的变化＋/-50per也很正常。
kvco parameter变化是很正常的事情，2x，3x甚至更高都有。主要都是考icp来调节。
至于kvco和N是分是合都无所谓只是计算的习惯罢了。
如果你对bandwidth要求高的话并且速度不高的话可以采用Maneatis的selfbias技术。
或者采用ico这种一半gm比kvco要稳定些。
谢谢您的回复，我的PLL用作时钟，您说的：每种用处对带宽的要求不同，这句话怎么理解呢?您说的带宽是指环路带宽吗?，我这里的PLL数字时钟，vco用的是环形，所以环路带宽应该是越大越好谢谢赐教
你在读硕，读博，or工作?
计算方法和你说的基本一致。Icp是数字编程，不是triming。
可能和你结构不一样。如果变化很大就调节Icp。
对的就是环路带宽。就是说，synthesiser一般要求btw跟随输入频率变化。而对于某些transmitter而言一般要求一个比较低的固定带宽，
要经过后面的系统高带宽来滤波。所以每种应用对于带宽要求不同的。如果只是想带宽高那其实不需要很恒定，随便用icp调节一下就行了。
icp电流主流的调节方法是通过I2C总线来配置。不可能用出pin来调节的，比较原始的方法还有fuse。
至于带宽到底取多少要先根据系统，之后考虑reference freq，再就是DJ和RJ的情况来综合确定。
从kvco来看vco应该最多工作在500M左右吧
我在读硕呢，研二
谢谢您的回复，synthesiser一般要求btw跟随输入频率变化，这是不是就是所谓的自适应带宽锁相环?按道理来讲synthesiser一般都是LC-VCO，其相位噪声性能很好的，所以这个时候应该尽可能的降低环路带宽来减小带内噪声，那就应该没有必要使环路带宽跟随输入频率变化了吧?直接固定一个非常低的环路带宽不就行了吗，这样做的目的是什么呢?我见识比较少，还望大侠指教
自适应带宽这种说法我没有听过，大部分是LC只是用在baseband之类的但也有ring的。再就是带宽不只要考虑噪声还要考虑频率切换的稳定时间。
带宽低稳定时间同样无法接受。
难道你想做出个+-10%的BW?
看看你的300MHz/V是什么频率范围内变化，1GHz/V是什么频率比