小数杂散的抑制问题

我现在正在做Σ-Δ小数分频PLL，用了单环三阶2位量化输出调制器，怎么觉得VCO输出时钟抖动非常大啊，两三百ps，比整数的PLL大多了，滤波器的电容用了很大，环路带宽已经设置得很小了，抖动还是很大。分频器的瞬时分频还是只有整数分频，平均值是小数，这样每个PFD比较周期都会有相位差，使得电荷泵会对滤波电容充放电，也就导致了VCTRL电压不稳定，这个电压波动要如何抑制?还有我的VCO是用环形VCO，工作频率为200M左右，这个对输出的时钟抖动有影响吗?希望有高人能指点一下，实在是不知道这些抖动要如何减小。不胜感激

你先把ring osc VCO用一个理想的VCO模型代替看看呢?

行为级仿真一下先

目前这个jitter算正常的了，还想提高可以提高采样率和降低量化步长，

滤波器几阶的?过了零点后环路滤波器对量化噪声的抑制是-20db/dec，而三阶DSM的噪声是呈60db/dec上升的，当然接近fs/2时是平缓的。如果两阶，可以再加一级滤波器试试。