Solution too large.....VerilogA
时间：10-02
整理：3721RD
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在仿真VerilogA 写的理想模块时，报出如下错误，求助我该怎么修改或是设置软件，求指导，谢谢
是VA模块本身的问题还是Cadence软件设置的问题?
DC都不收敛了估计是module的问题
any one know it ?！