用Verilog-AMS编写的运放是不是不能区分正向输入和反相输入端呢？

仿真器是不会根据名字区别，但是你的模块里面怎么写的呢?难道不是 out=A0*(inp-inn) ?

恩，这样是不是不成呢~

这样是可以的。其实模型可以有很多种写法，可以很宏观的只有一个输入，一个输出，定义一个放大倍数；可以定义成小信号电路的模式；甚至可以写成晶体管级的，只决定于你需要什么样的模型。

好的，谢谢！

verilog AMS仿真模拟电路很好吗

挺好的啊

学习中！