40MHz采样频率的pipeline adc用考虑jitter的影响吗

各位大侠，小弟在设计一个10bit，40MHz的采样频率的pipeline adc，测试发现在20MHz的时候，输入信号是1MHz，有效位可以达到9.1bits，但是随着采样频率的升高，动态特性急剧下降，达到30MHz时就会减小到8bit左右，我看主要是三次、四次、五次谐波较大，大约350uV，请问各位大侠，在高于20Mhz的采样频率，是否要特别关注jitter的影响，或者说，在电路中加入什么电路可以改善一下时钟的性能，更或者我可以从哪些方面去改善我的动态特性，谢谢各位！

这个显然不是clock jitter的问题

OTA?

那其他方面我要从哪里入手那，请大侠指点，谢谢！