PLL锁定后有固定的phase error？

PLL锁定后（VCTRL电压基本稳定），发现UP和DOWN输出有固定的phase error，请教大家一下，这是什么原因造成的?其中Fref=100M，FB_div=20，FOUT=2G，phase error有180ps左右。

charge pump mismatch , leakage current or other issue

limited dc gain

这个肯定会有。

但是这个比较大，看了CP的mismatch，还可以。不知道还会有其它什么原因吗

一定是什么地方在工作状态下有比较明显的Mismatch需要平衡，否则相位差不应该需要很大系统才能稳定下来。你看到的CP的Mismatch还可以是个什么概念?是怎么看的?

用PFD+CP，然后在PFD的输入端加上同频同相的时钟，CP的输出端固定一个电压，跑tran，然后看UP和DOWN的电流匹配情况。
我的KVCO比较大，有>10GHz左右，不知道会不会是这个原因造成的?

直流Mismatch不代表瞬态没有Mismatch
如果是CP的问题，那应该是输入的固定相位差恰好让VCO输入电压充放电相等
PS：参考RAZAVI Page460 第三段

还没有搞定哦?
你的cp架构是啥样的，你可以看看spark电流

会有固定的phase error，PFD自身的原因/cp的电流源与电流层电流的差别/都会

通常这个固定的phase error会是多少比较合理?

spake 电流指的是什么?

是不是看CP的UP和DOWN输出电流的积分，如果是一样的话，就OK?

是的

这个很难完全一样吧，只要在1%误差内应该都可以

小编问的是Phase error