请问有没有办法让verilog-a建模的运放可以直接用parameter调节它的THD？
时间：10-02
整理：3721RD
点击：
请问有没有办法让verilog-a写的运放可以直接用parameter调节它的THD（总谐波失真）?或者其他参数来调节它的THD?我是想在接近理想的运放中，加入一些THD来仿真。
求助各位大神！
求助各位大神！
能但很费事，
小编大人求解！~
我没做过，但感觉行。
你有什么想法么?
用verilog列方程，然后用参数传递。运放的THD方程你有研究过?