恒流输出晶体管尺寸太大的问题

下图为加运放的威尔逊电流镜,但这种结构会导至输出端口MOS管M1和M2(输出电流大约为20mA)尺寸太大,而且运放OP1也造成面积的浪费.小弟刚入门模拟电路,请各位大侠指点一下,有没有什么方案可以减少输出端口面积,但电流复制精度大约为5%?万分感谢各位大神啊

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输出电流多大?若输出电流不是特别小，cascode mirror就可以。
两mos漏端压差不太大，一般的mirror也可以。

一般的mirror就可以了 如果觉得精度不够 那么就保证DS尽可能相等

输出电流约为20mA,cascode结构跟上面的结构对于尺寸来说没什么区别呵.因为上图的M1M2都是工作在线性区,如果使用一般的MIRRO,必须保证MOS管工作在饱合区,这样MOS尺寸会很大,经过计算,用一般MIRRO与用上面结构的面积差不多,所以现在想寻求一种减少面积的方案.

一般MIRRO怎样才能保证VDS相等呢?救赐教哈.输出为恒流,所以用一般MIRRO的话必须保证MOS工作在饱合区,这样造成MOS面积很大,上图M1M2都是工作在线性区,可以减少尺寸

这就是你没有将问题描述清楚了，
工艺中有大功率bjt么?还有一般电流恒定的话，是管子越大，工作越进入线性。而饱和区是尺寸较小的（若电流恒定）。

这个不是威尔逊电流源哦，从左边到右边是单向的，没信号的反馈。

呵呵，我的错，没把问题说清楚。是这样的，因为要求VOUT最低电压要1V开启，所以如果使管子进入饱合区，有β*W/2L*（VGS-VT）^2＝20mA,VGS-VT=1V，这样饱子W/L约为500,(β=80)。如果工作在线性区，因为有运放，所以图中的M2栅极可达到5V，假设M1漏极电压为0.3V，对于M1，则有β*W/L*（VGS-VT－VDS/2)*VDS＝20mA，W/L＝93.加上M1的尺寸，并不会比单管电流镜大。呵呵

呵呵，是不是反馈让运放输出端改变，对于MOS管来说，没有反馈?

威尔逊电流源经常被abuse

abuse?滥用?

对，挂羊头卖狗肉。以为用的是威尔森源，实际看到的并不是。

呵呵，这都怪小弟学业不精哈。大神能否对这个问题给点建议?

找本教科书看看威尔逊电流源回路是啥样的，看明白了就知道什么才是威尔逊电流源了。

你这个电流产生是 基准/电阻了。将漏端电压压低，进入线性。
还是不了解你这个电流源用在什么地方，是做负载呢，还是就是产生一个偏置电流。而且不用电流镜，你怎么将产生的电流去镜像出去，不用电流镜，像你目前的做法就可以用基准和电阻产生20mA的电流，但要将该电流用在其他地方，仍然要镜像。
说白了，看不到全像，你只给我们描述了一角。

刚才看了下图，你是要对基准电流20mA做镜像把，请无视我上面说的，我应该先看下图再说的。

仔细看了下你最开始的描述，按你的意思3个NMOS都是线性区，你用反馈可能不行，需要很高增益的运放，否则环路增益太低，不能起到反馈作用。若按你这个实现，也要将NMOS工作在饱和区。你可以试一试，看NMOS线性区电流镜像精度。op不要用理想的，你用实际的搭以下。你会发现我说的这个问题。
所以你这个也是不行的。你有耗尽管么?

你的M2管是LDMOS的吧，要考虑清楚那个占面积，如果是下面镜像管占面积，可以考虑在Ids,W/L, VREF 三个之间折中考虑，如果LDMOS M2比较占面积，这样你就要考虑vref的设定是否合适，影响到你的面积，vref的设定关系到你三个管子的尺寸。属慎重考虑！vref应该在500mv以下，但不能太低，否则下面镜像管面积增加，太大则M2面积增加！此电路最重要的应该是设定好VREF。

呵呵，多谢大神这么详细的解答。工作在线性区是作一个极限的比喻，这样比校好说。一般来说M2为高压MOS管，Vref1设为0.3V,所以M1工作在线性区，M2根据VOUT的电压会改变工作区状态。一般M2会工作在饱合区。呵，不有耗尽管。现在考虑有没有单管来实现恒流输出。因为有多个输出通道，所以下图的方法也不行，因为只能外接一个电阻来调节输出电流。

嗯，Vref的设定是关键。现在是想找出一种更省面积的方法。最近几天查找了输出用两个MOS管的方法，都无法省面积。不知有没单个MOS管的恒流方案。

这个一点问题都没有 一般opamp的增益足够了 做过ldo没 原理和ldo一样可以工作在线性区

是做display led driver用的吧

呵呵，都dropout了，精度能够?而且他那个不止一级线性区。你再想想把。

嗯，LED显示屏驱动

不知道威尔森源是不是LZ设计的初衷了。