pipeline adc 疑问

接触pipeline的时间不长，有些地方不大明白，问问各位有经验人士。一个传统的每级1.5bit。最后一级2.5bit的pipeline ADC。因为采用了传统的数字校正，就是地位的进位加向高位的那种。这样的情况下是不是如果最低位出错，高一位就有可能出错，紧接着再高位也会出错，以此类推。也就是说每级1.5bit的设计只是放宽了比较器的误差范围，但是对于信号的精度要求（即每级精确放大2倍）丝毫没有降低。这样的话，比如一个设计10bit的这种ADC，为了保证在最低位出错时不影响高位，是不是应该把最后2.5bit的flash跟前级断开，就是说不参与数字校正，请有经验人士指点下?

pipeline中每级都是有增益的。低位引入的误差等效到高位时，需除上一个增益。这意味着该误差被抑制了。另外高位处产生的误差并没有丢失，该误差信息存在于residue当中，传递给pipeline剩余部分。pipeline剩余部分也相当于一个小型的ADC，它将误差信息转换成数字码。如果我们从高位中减去该数字码，就相当于去除了高位中的误差成分，从而得到精确的结果。
pipeline中的每一级都会产生误差，这需要后面有一个小型的ADC量化该误差，从而才可以作消减动作。
pipeline的最末级后面没有一个小型的ADC侦测误差信息了，因此此级产生的误差无法消除。不过由于增益的原因，最末级所产生的误差，其等效误差是很小的。

求楼上所说的误差校正是哪一种，我所说的就是最普通的那种高位加低位 再加前一级的进位的那种。这种只能校正比较器的误差啊，有可以校正opa误差的吗?

有些道理。

就是你说的那种。
不能校正ota的误差。

那么ota的精度要怎么定呢?要求ota的误差小于二分之一LSB么?这样一来岂不是每级的精度要求都一样的很高了?

1.5bit/stage的算法只能校正comparator offset error，无法校正cap mismatch等别的非线性。最后的sub-adc必须参与校正，而且必须保证sub-adc输出结果是精确的，否则校正就浮云了。

每一级等效到S/H输入端的误差是不是都要相加?我感觉是要相加。

对于每级的放大倍数如2倍的精度要求没有降低是么?也就是说每级的误差都要小于1/2LSB是么?这样一来岂不是每级的设计难度都很大?

thanks

旁观一下

还是不是特别懂唉