请教关于单级运放输出电压的设计问题
时间：10-02
整理：3721RD
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如题，我设计了一个单级运放，输出电压的直流值久高不下，导致连接的上面的PMOS管子处于线形区了，请问这个要怎么设计?（电路如下）
我的意思是，悬空那个vout时，我期望它的值应该在1/2VDD上，为什么弄出来的值会很高，怎么调整呢?
估计十有八九是开环仿的。
100%
开环必然稳不住，输出电压肯定是高或者低，很难调的1/2.。学一下运放仿真方法吧。看一下 艾伦书的 第250页左右，中文版。
已经解决，谢谢！