用65nm 1.0V mos 做opamp 真有意义吗？
即便是公司发的论文，常见到探讨用65nm 或是 45nm 1.0V mos 做 opamp 的 （比如在pipeline or sigma delta adc）。我想这么做无非是减少thick oxide mask cost。 但是，不是经常会在digital I/O buffer 或是 decoupling cap 上用上thick oxide mos 吗?是不是多数产品里用1.0V mos 做 opamp 省mask cost 并没有什么意义?反正在别处也要用到thick oxide.
谢了。
面积更小，速度更快，和数字兼容'现在都是被迫和数字一起升级
1v device 速度快，flicker 好， matching 也好， 面积也小，如果结构订得对，功耗也省。为啥没意义呢?
为了得到不太差的gain （例如40dB）， 在1.0V的mos不也要用0.5um或更大的length? 如此说来，5um/0.5um 的1.0V的65nm mos 和 5um/0.5um 的 2.5V 的0.25um mos 相比，岂不电容反而增大4倍 （oxide thickness and Cox 差4倍）。 假设电流二者一样， 速度gm/C=>sqrt(Cox*I)/Cox，岂不65nm更差?
就说设计40dB的opamp，65nm 的mos length 能取多小?我想这决定了能省多少功耗和面积。
为了得到不太差的gain （例如40dB）， 在1.0V的mos不也要用0.5um或更大的length? 如此说来，5um/0.5um 的1.0V的65nm mos 和 5um/0.5um 的 2.5V 的0.25um mos 相比，岂不电容反而增大4倍 （oxide thickness and Cox 差4倍）。 假设电流二者一样， 速度gm/C=>sqrt(Cox*I)/Cox，岂不65nm更差?
就说设计40dB的opamp，65nm 的mos length 能取多小?我想这决定了能省多少功耗和面积。
For 40dB gain and first order analysis, 能大概算出功耗用65nm比0.25um省多少?（当然假设负载和unity gain bandwidth一样的情况下）
1v opamp 要靠 cascode + gainboost
除非你是单做一个模拟模块，你想想对于数字电路来说，低电压，高速是多么重要，好的工艺省了多少面积，相对数字模块，模拟模块有多小，为了控制成本面积多重要
现在都是SOC，大量数字电路的情况下当然是有意义的，而且thick oxide的IP肯定没人要，
如果要是片子以模拟电路为主的话，0.13以下的工艺没什么意义
现在都是SOC，大量数字电路的情况下当然是有意义的，而且thick oxide的IP肯定没人要，
如果要是片子以模拟电路为主的话，0.13以下的工艺没什么意义
SOC中一般来说 肯定不会用到thick oxide devices? 甭管在什么地方。
soc 会用到thick device。特别是IO
为啥模拟的话就不用scaling,很负责人的告诉你，至少到40nm,每一次scaling都面积缩小很多
analog电路的size要大很多，面积不和工艺尺寸成正比，一两代之间的size相差不多，如果你要说40n和0.18比的话，那肯定小很多，不过这样比没意义，0.18的比0.6的也小很多，而且analog电路比较依赖于工艺，小尺寸工艺性能可能会差很多
要是在SOC内部用thick oxide的话，那就要增加一个power domain，牺牲应该不小吧，我也没注意过这个问题，都是个人感觉而已了，这个要资深从业的来具体说说，我还是个门外汉
如果是高速的模块，还有如果能用数字方法来提高模拟性能的，模拟面积都会随着工艺变小而变小，
学习了
按比例缩小确实可以，但在某些特殊应用考虑下，特别是对低功耗，高速的要求，想省面积还是不要从analog着手了
40以下就更别想了，拿面积换性能吧
个人经验: 同样的模块(15bit 线性度), 从0.13 到65 到40, 每个节点都能少一半面积，功耗也相应减小。当然结构要变化或者创新
基本都是电容省出来的
你觉得电容能省那么多，你有比较过40nm 和65的cap 么?电容面积变小，也不省功耗啊
我的经验基本一样，从90f到，55到40几乎每次都能减小一半，current consumption减小不等，但最少20%。每次scaling 都会伴随着更多的功能用数字帮助实现
我指的是面积啊。单位电容值大了啊，mos电容更明显
说到功耗，电压减少省的最直接
如果SNR 要求一样，降低电源电压也同时降低信号幅度，噪声就要更好，电流就更大。所以降低电源不一定能直接降功耗。你有没做过这种系统的定制啊?是不是还是学生?
1、 你自己都说考虑系统了，为什么不考虑数字部分呢，降了电源，一块cpu功耗不就降下来了么，模拟能在里面占多少部分呢
2、不是所有的模块都关注SNR，而关注SNR的系统，若只是靠提高功耗来解决那叫lazy design，不需要人，电脑就能帮你设计
3、做学生的时候曾经做过信号处理的系统，模拟部分用了各种低功耗设计终于减少了20%，然后基带的功耗是模拟部分降低功耗前的十倍
4、这么喜欢问个人信息啊
"如果要是片子以模拟电路为主的话，0.13以下的工艺没什么意义"这是为什么呢?不是有90nm，65nm的高速接口电路的
当然有意义，而且这也是趋势。
首先必须与数字工艺一致，即使模拟电路设计代价大了些，在数字电路方面，还是有极大的优势的。
第二，你必须改变设计的方法学。比如以前你需要用OP的地方，改为少用或者不用。实在要用的地方，多点功耗也无所谓，只要你的模块在整个系统中所占比例不是很高，另外，提出有意义的架构也行。
例如，以前设计pipeline ADC，需要很多OP，这几年大家做出超低功耗的，采用45nm或者65nm，大多少用OP，架构上多用比较器，采用pineline+SAR.
工艺的进步不一定对每一个电路都有好处，但是总体上有好处就行了。
如果你做的纯模拟电路，当然用不着。可是如今很多芯片是模拟+cpu+dsp。模拟只是其中一部分。所以有意义设计低压低功耗的模拟电路，即使有难度。
不知道楼上几位说能明显减小的和说改善不大的都是做什么方向的?我觉得电路和电路不同，差异也很大吧。
我做的电路，感觉如果用普通IO device，似乎一代一代的变化不会那么大。如果用core，感觉是可以减小很多，但是电源电压减小了，管子的ro也小了，是不是到一定程度反而电路更复杂了。至于说用数字辅助模拟部分，这个应该是小尺寸的趋势吧，但是这似乎和模拟的scale含义不完全相符，可以说的系统的scale。
增加power domain，许多时候SOC不在乎，而且为了模拟的性能，本身模拟就需要单独的power domain
IO device 可能牵涉到ESD等问题，相对是确定的，所以在各种工艺下尺寸当然变化不是很明显啊，core devce显然和scale相关，当然变化明显。
jixuguanzhu