急求有酬薪verilog-A编写
时间:10-02
整理:3721RD
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基于Verilgo-A建模语言,对IR-UWB接收机系统进行建模。利用Verilog-A语言完成整个接收机系统的功能建模,包括低噪声放大器,可变增益放大器,平方器,积分判决输出模块以及相应的控制电路,以构建一个完成的接收机系统。
尤其是AGC(自动增益放大器)的代码编写,给一个基本的算法也好。我将非常感谢
这不正是我们实验室刚做完的吗?
你有代码么?verilog—A的,兄弟,给分享分享一下。有的话,发一下到我邮箱里836661297@qq.com.万分感谢
你有哪些代码啊,现在急求,要有麻烦发一下给我,我邮箱836661297@qq.com. 小弟不剩感谢,要是完整版有酬谢。
我们实验室是直接做成产品的,没有veriloga的代码,真的不好意思,帮不到你了