CMOS 带隙基准电压封装后咋会漂啊？
外阻分压，以及失调！
你在哪家生产线做的?
回复 #1 sww008601 的帖子
会不会是封装的WIREBONG引入的寄生电感引起的振荡，或者是地跳?
是啊
顶楼上的
封装后基准就不会振荡而且比较稳定，运放仿真的增益典型为70DB失调小于500微伏，揩盖后就基本恢复正常了，我怀疑是两个原因：一是井电阻受封装应力影响较大，二是运放失调受封装应力影响较大，所以开盖后应力释放掉就会恢复正常。是CSMC工艺，请各位高手帮我分析一下，不胜感谢！
第二个原因基本可以排除，第一个原因的可能性也比较小，加我QQ详谈：4916522
顶
同问
盼望lz解决了过来分享经验！
原来封装也会给bandgap带来问题。
希望有经验的工程师分享答案。
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电阻嫌疑大。
电源噪声引起的，电源抑制比不高，其他高频模块的电源通过封装电感耦合到带隙，导致运放震荡、。
等结果。
其实这种原因主要跟你的布局有关！曾经有一款LDO,CP的yield 90%以上，而FT的yield 70%不到，本来以为基准的环路增益不过够，改了5张MASK，但效果不大。最后重新布局解决了这个问题！
It's normal. Trim it.
基准模块不要放在焊盘旁边！
否则封装影响较大
Very normal situation！
单独的带隙电路吗?如果不是的话，估计是其他模块的噪声通过电感耦合到带隙。一般带隙也就能抑制几百k频率的噪声
package的影响对基准再正常不过了
你这个好像前后差有点大了。
layout上把这个block放在什么位置啦，分压电阻是什么电阻
这个情况还真蛮有意思的
减小package shift，PNP要放在芯片中央。
布局的原因前面的大侠说了，我补充几个自己认为可能的原因
1 ： CSMC本身的硅晶圆比其它晶圆厂更容易受应力的影响
2 :封装厂的原因，这个封装相比其它厂，对衬底的应力大很多
3：如小编所说，用的是扩散电阻，扩散电阻本身就和衬底的硅片是一体的，可能更容易受应力的影响，而
poly电阻是在之后的工序中淀积上去的，底下还有氧化层。又或者多晶硅这种材料本身比扩散电阻更不容易受应力影响
package shift