PLL 锁定异常，Vctrl 电压上漂，输出频率却不变

各位高手，小弟最近在仿真CPPLL时，出现PLL锁定异常现象，如图所示，在15us的时候，VCTRL电压已经趋于稳定，这时VCO输出频率为3.2G，但随着时间的推移，为什么Vctrl电压会不停的上升，直到1.8V?难道是CP漏电?奇怪的是Vctrl上升后，照理说VCTRL电压大范围变化（从1.25V变到1.8V）频率应该变化60M左右（Kvco有100Mhz/V），可实际是VCO的输出频率却基本不变，难以解释，请各位高手指导小弟，这个问题困扰小弟很久了！

VCTRL电压在锁定后继续上漂

期待高手为小弟解惑啊~

自己顶，期待高手的出现，解决小弟的疑惑

建议检查VCO

电压高的时候KVCO变得非常小了吗?

VCO的增益一般在锁定左右是线性的,看样子你的VCO在VCTRL到1.25V后,增益变的很低,你的锁定点应该在向后挪,12U的时候,还不是锁定.

更有可能是你电路某跟线连错了,仔细检查下吧

也想知道原因！顶！@

请问，怎么看出可能是某根线连错了呢?不明白“锁定点应该往后推”的意思，请高手不吝赐教~

是的，在VDD/2时 KVCO是最大的，电压增大或减小，KVCO都变下。仿真图中VCTRL上移和KVCO变化有什么关系呢?请高手赐教~

我也确定是VCO的问题，因为用verilogA 写的理想的VCO是不存在这个问题，且KVCO是个恒定值我一直怀疑是KVCO变化过大，导致环路不稳定，导师也说是环路进入正反馈了！

好好检查下电路，也许就是某个pmos sub floating了

何以见得?

重新单跑VCO，跑在不同vctrl电压下输出震荡情况以及pss重新扫描下 Fvco vs vctrl特性曲线。这两种情况都没问题的话一般不会出现你现在的情况

我也出现过这种情况，我最后发现是的我的限频电路出了问题，你可以看一下限频电路

八成是divider的速度慢

找出是什么原因了吗?分享一下，原来和学长一起设计电荷泵锁相环的时候从没碰到过这种问题

找出是什么原因了吗?分享一下，以前和学长一起做电荷泵锁相环从没碰到过这样奇怪的问题

1. the duty is the same?
2. the current in VCO is increase too?