怎么判断PLL算是锁定？

whether the frequency difference is below the tolerance requirement

也可以通过看VCO控制电压的波形来确定，一般只要满足波动电压与VCO的频率增益的乘积小于参考频率，就可以认为是锁定了

yatn能否把“也可以通过看VCO控制电压的波形来确定，一般只要满足波动电压与VCO的频率增益的乘积小于参考频率，就可以认为是锁定了”的理由说下，小弟不才，不知道原因。
多谢

呵呵，我也是我的boss告诉我的，他就是用这个办法来判断我得PLL的性能的，至于为什么，我们一起讨论讨论吧

好象一般是看VCO的控制电压
(环路滤波器输出电压)
的tran响应吧,它是一个类似于
2阶系统阶跃响应的曲线,
拉扎维书上的PLL一章有,
这个曲线与最终稳定的值的差
小于某个值就可认为稳定了(由自己定义)
比如1%的误差或者更小啦！
个人感觉这个和运放的阶跃响应,建立时间很相似
看误差要小于多少,来定义稳定(建立)时间
以上仅是个人观点哦,哈哈

see vc voltage and phase error！

谢谢，我路过

我个人方法是： 看vco的控制电压趋向于某一值或近似直线，而且伴随有轻微抖动，过了相当时间还是保持这种状态，就算是锁定了。

我见过的一个是把PFD的两个输入信号用D触发器同步，连续5个周期的输出相与，如果都能同步的话就认为是锁定了
实际测量的时候还是有些误差

看VCO是不是锁定，最好的办法就是用频谱仪观察VCO输出信号。

看看philips 的芯片74HCT9046.
也许可以参考一下！

我是看PFD的输出up/dn，如果连续若干周期脉宽小于一个较小的值，则认为锁定。

see the vc voltage...................

比较参考信号和VCO输出信号（或经N分频）之间的相位，频率和频率变化率是否完全一致。三个量缺一不可。

受教，thanks！

不是很清楚

Base on jitter spec, if met spec, we can say lock！

好像都不是很对

"我是看PFD的输出up/dn，如果连续若干周期脉宽小于一个较小的值，则认为锁定。"
我覺得這個方法看起來好像對，但在up寛變成dn寛的過程中,也會出現這個情形
除非你若干周期要夠多

有牛人给个工程性的作法吗

严重同意１６楼的兄弟！

不知道應該由佃路去找

用儀器量測...

这个问题没有多少意义， 你判定PLL的锁定就是为了看锁定时间之类的，一班不会超过Spec了。
其实你可以通过LPF的控制电压和输出频率可以看出来，一般PLL锁定后Freq和Vctrl的变化都在一个范围之内，你看在很长的一段时间内都在这个范围内，那么初始的地方就可以认为锁定了

The best way to detect locking is to use so-called "cycle slip" (personal understanding). When a PLL is locked, the fref should be exactly the same as the vco divided output fvco/N. This gives an idea: if use fref to sample the PFD output "Vlow", and use the vco divided output to sample "Vup" by d-flipflops, and sum the two by an "or" gate, it should remain low. This is because the pulse of rising edges are all aligned with the fref and fvco/N, and therefore slipped.
In circuit design, a lowpass RC filter is required to avoid false detect, since cycle slip may happen with a short duriation (one or two fref period) during the locking state.
For more detailed info, just search "PLL cycle slip" at Google.

判定PLL是否锁定最好的办法就是用频谱仪观测VCO的输出信号。环路积分电压只能初步判定PLL是否锁住。

很有价值，推荐加入精华区，赞！

看VCO控制电压