关于PFD中的cycle slip

你这个是cycle slip么?是正常的上升沿触发充放电啊。

是啊，这个结果很正常啊。

對啊！我也覺得這個結果很正常。

这个电路为什么没有对频率纠错的能力?看上去频率差很远嘛，光是对相位纠错是不够的。

正是由于相位和频率都不同才会出现这种情况，延长了pll的锁定时间呀

贴一下你的PFD电路看看，我觉得锁定过程也不应该是这样的。在频率没有锁定的情况下，对相位纠错是没有意义的。

这个是我在一张ppt上看到的想找到相关的文献看看

在我看来这个离锁定还远着呢。

PLL Performance.Simulation.and.Design.Handbook.3rd.Edition在里面搜cycle slip

这个图应该是没问题的，Vctrl如果一直向一个方向变化的趋势，就是减小频率误差，频率精确相等以后，开始积累相位误差的时候，Vctrl会在一个很小范围内波动，暗示已经锁定了，单纯看一个图没什么意义。

图上是有cycle slip现象——指第一个沿。本来FBclk频率快，应该一直放电的，但PFD的线性范围只有2*pi，于是会周期性的反相充电一下，即图中第一个沿充电一下。
这个现象是PFD传输特性导致的，会导致锁定的过程加长。没研究过这个问题，估计要消除它应在PFD结构上做文章，或者FD和PD分开处理。

嗯谢谢

cycle slip指的是，相位差过大，而pll系统的相应迟滞，导致相位积累不能及时纠正的现象。图中，有一段电平升高，就是cycle slip 导致的。改正可以通过，增加单位带宽减小Locking time的方法实现。