analog layout在做ERC时是不是总会有不可避免的违反？

理想的状态是Calibre的检查规则应该精确的反映设计中面临的ERC风险，但是现实情况是各家foundry在这方面一个比一个差，只有更差，没有最差。所以正确的设计仍然会产生无数的ERC虚假报错。这些问题需要一个一个甄别并sign off.

高见啊！ 我是做数字的，现在的SOC或多或少有analog模块， 因此跑top的erc时问题都出现在analog模块中， 成片的error。
您能给指点一下, analog layout的erc重点看哪些项目吗? （ERC项目太多了，一个一个甄别不可能啊！）

貌似之前也有遇到ERC错误的，但是一般在top层不出现，在底层才会出现。也不知什么原因

传统的ERC规则大都基于数字逻辑电路的实现而编写的，没有考虑到模拟电路设计时候各种灵活的实施。处理ERC错误能够总结的条条框框很多，总之自己能理解的ERC报错就可以sign off掉，自己不能理解的要仔细看一下。
能想到的第一条就是所有基于connectivity 的报错都应该以LVS的connectivity检查为主。比如N-well没有接到最高电位之类的报错，其实规则文件不可能知道设计中最高电位的net name到底是什么。这一条也可以用填写自己用到的电源线的名称在Calibre GUI上的方法消除掉。
第二条是很多Pathchk报错如果都在模拟模块之内，也应该由LVS 的connectivity检查为主，因为规则文件不可能知道模拟设计时候的连接，比如很多匹配用的dummy连接方法。
第三条是关于Latch-up风险的报错需要仔细看看，很有可能是MOS管类型的用错，或者是衬底接触类型错误。