给pipeline ADC的每一级分配位数考虑些什么因素呢
时间：10-02
整理：3721RD
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听过一个说法，为了减少分段造成的非线性，第一级多做几位，甚至做到4.5位，然后之后2.5或者1.5，大家怎么看?
据说可行
第一级多做几位，对后级的精度要求也更低
如果速度不是bottleneck的话，前级做高比特位，不仅有利于DNL/INL/SFDR等，同时也有利于降低后级的noise，从而达到较好的power efficiency。此种做法的合理性，可部分参考TI/ADI等在ISSCC上发表的N>12-bit的pipeline ADC论文。
看过的一个知名公司的片子，8级流水，14bit，第一级4位，后面7级2bit
第一级做大对噪声有很大抑制作用
谢谢！大概什么年份的呢?
那么销魂?那么第一级的难度也会大不少吧?
一个例子:
[2009_ISSCC/JSSC_ADI] A 16-bit, 125 MS/s, 385 mW, 78.7 dB SNR CMOS pipeline ADC
架构：前两级5bits+后8级2bit。
其它的例子应该也可以从此篇文章JSSC版本的references中找到。
大赞！