关于CDR的锁频回路的回路带宽的问题。

CDR中的锁频回路（FLL）的回路带宽一般取多少?PLL部分的取值为3-5MHZ，那么FLL的loop bandwidth一般取多少?
个人发现CP2的电流取太小，会出现锁不住的情况（即使回路稳定），而CP2取太大，回路能锁住，但是VCTRL的抖动会大?
哪位大牛可以解释下吗?

自己顶下，求论坛大侠人解答下FLL的BW。

你画个框图，才可以讨论呀。