用verilog-a创建的模块无法仿真

用verilog-a创建adc模块，无论是自动生成symbol或是另外创建symbol，都无法在test电路里进行瞬态仿真，即点击Netlist and Run无反应
怀疑是代码问题，将ahdlLib库里的adc_8bit_ideal的代码拷入，依然无法解决
感觉是symbol建立的问题，请教大家帮忙，谢谢！

把error爆出来啊，没反应是不是没保存啊

VerilogA_editor

编译成功的话会弹出对话框自动生成symbol的吧?

解决了，貌似是生成symbol的方式不对

用的是这个，应该是生成symbol那边出了问题

刚开始我用自动生成symbol后仿真不起来，后来再这样又可以了，算是解决了