LDO的transient Response

仿真LDO的Transient Response时，Iout的上升时间和下降时间如何设置?
比如LDO驱动的digital module如果最大的时钟频率为33Mhz。那么Iout的上升下降时间是否应该设置为33nS?

如果是pure digital的话，不用，因为除非是I/O,不应该出现所有logic 同时翻转的情况，所以应该会错开，从而形成一个类似于rms的值加上一些transient spike。 不过应该注意的是start up，这个时候会有一个比较大的跳变，但是一般数字电路刚启动时问题不大

谢谢！
但是设计LDO的时候，往往需要考虑最恶劣的情况。是否有必须设计一个满足，比如，上升下降时间为100pS，从full load 6mA变化到no load 5mA的情况下，voltage spike都能在digital电路的error window之内的电路?
这个要求十分的严苛，或者，有没有更加合理的设计要求?

no load 是0mA，sorry

一般厂家会有对LDO要求得standard transient test,你可以去看看，因为做internal LDO一定是要两方面相互配合的。