运放开环增益提不上去
HSPCIE网表如下：
EX.TEST
.OPTION LIMPTS=1000
VIN+ 1 0 DC 0 AC 1.0
VDD 4 0 DC 2.5
VSS 0 5 DC 2.5
VIN- 2 0 DC 0
CL 3 0 10P
X1 1 2 3 4 5 OPAMP
.SUBCKT OPAMP 4 5 13 8 0
M1 6 5 2 2 MOSN L=2U W=450U
M2 7 4 2 2 MOSN L=2U W=450U
M3 2 1 0 0 MOSN L=1U W=300U
M4 6 10 8 8 MOSP L=2U W=320U
M5 7 10 8 8 MOSP L=2U W=320U
M6 12 3 6 6 MOSP L=2U W=320U
M7 13 3 7 7 MOSP L=2U W=320U
M8 11 12 14 14 MOSN L=2U W=320U
M9 13 12 15 15 MOSN L=2U W=320U
M10 14 11 0 0 MOSN L=2U W=160U
M11 15 11 0 0 MOSN L=2U W=160U
M12 3 1 0 0 MOSN L=1U W=310U
M13 10 3 9 9 MOSP L=2U W=320U
M14 9 10 8 8 MOSP L=2U W=320U
M15 1 1 0 0 MOSN L=1U W=350U
R2 12 11 2.5K
R1 10 3 2.5K
I1 8 1 DC 50U
.MODEL MOSN NMOS VTO=0.7 KP=110U GAMMA=0.4 LAMBDA=0.04 PHI=0.7
.MODEL MOSP PMOS VTO=-0.7 KP=50U GAMMA=0.57 LAMBDA=0.05 PHI=0.8
.ENDS
.OP
.TF V(13) VIN+
.DC VIN+ 0.005 -0.005 100U
.PRINT DC V(13)
.AC DEC 10 1 10MEG
.PRINT AC VP(3) VDB(3)
.END
用的就是ALLEN 书244面的图。
你确定所有管子都在饱和区?如果你愿意的话，可以将直流参数，AC截图发到我的邮箱
503329203@qq.com
你那网表好像不对吧，你输入信号接到VDD，VSS上了，VDD，VSS上接的是输入信号
都是工作在饱和区文件已发
很多管子都偏置在亚阈值区了，建议把Vgs-Vt都调到200mV以上，你有正负2.5V的电源，不用节约Vgs-Vt
这个跟你用的模型有关，你的模型要是不适合亚阈的话，那仿出来差别是挺大的
开环电路用环路仿，才能确定工作点。还有就是学校里总是加电压偏执，应该用电流源自偏置
仿真方法不正确
课程设计首先要设计流程要对，device model是必须的，可以问老师去要吧
难道现在老师还和以前一样把model看的像宝贝一样，当年灿叔给我们上课，也是不给model不给tool，只能自己找
这都快过去10年了，搞个smic 180nm的model有这么困难嘛
其次，设计方法要正确，opamp一定要先设计bias circuit，给电压偏置就是歪门邪道，这个也要怪拉扎维误导大家，
分析原理推导公式没问题，但实际电路中谁又能给到这么精确的电压，而且让大家忽略了电流复制的本质
还有一点，这设计中养成良好的习惯，写网表比较原始，在没有cadence的情况下，写网表尽量要给你subckt 的 net命名
而且是有意义的名字，方便自己和别人查阅，用数字命名是挺方便的，但谁知道这个net是什么啊，opamp的所有pin也要命名
为什么不做成： xop inp inm avdd avss out opamp， 一些重要节点命名成 vbn或vbnxxvbp或vbpxx等
最后opamp的测试也是一个问题，一定要close loop让opamp的operating point正确，然后再有大的L 和C断开环路（ac 断开）
才能得到正确的DC& AC response
BTW:你的device size 太不合理了，几百um太大了，一般都是几um到十几um，然后再用多个multiply来实现，netlist里写m=xx就可以了
LS 原来是西交的