请问有没有ESD方面的大虾，有些问题想请教一下！着急啊
论坛好多ESD的资料，可以下来看看，springer出的两本书写的比较详细！
ESD Protection Device and Circuit Design for Advanced CMOS Technologies
ESD Design for Analog Circuits
可以看看，还有很多的！
谢谢了，不过我现在的问题比较具体，是针对一篇文章的，所以那些资料只能以后再看了，3q~
我喜欢具体问题 直接上问题
回复 4# zhukh 这是两篇文章中的电路，都说RC时常数在1us左右。但是给出的R和C相去甚远。工艺都是65nm。
图1中，R1=20k，Mcap=30um*25um，而图2中的R=20k，Mc1=Mc2=5um*5um。
图2中的电容是互相串联，除了Mc1和Mc2起码还有Mn，最终的C肯定<5um*5um，感觉不够1us的时常数。
而图1给出的数据感觉还比较可靠。到底咋回事呢?请教。
触发电路做得挺花俏。第一个图时间常数差不多。第二个图是如何工作的?c结点是floating的，发生ESD事件的时候，d点的状态是什么?
触发电路是可以通过仿真看的。1us的时间常数也并非绝对，建议你ESD情况加电流脉冲，正常上电情况加电压，查看关键接点的电压
谢谢你的建议。
我感觉第二个电路的RC部分简化一下，就看做是几个电容的串联。理想情况是上电时，a，c，d，e这几个节点为0（RC耦合，因为a都被认为0，那么其他也都认为是0），而实际上都不是绝对0，因为它的时间常数不够，所以不能保证在上电初始这几个点都是0，而是有分压的效果，都处于中间值。最终结果是，c点可以高过Vth，但是a点也足够低（保证Mp1打开），这样在都打开的情况下，Mp1的W/L远大于Mn，所以还是可以给SCR注入电流。
所以感觉这个电路工作应该是没问题，毕竟人家也流片测试了，但是他所说的时间常数感觉不够。另外正如你所说，1us也不是绝对，实际上也不用这么大。
这是那篇paper?
这种结构的ESD电路，可能是降低触发电压的吧，感觉像动态ESD保护电路，在a和c点，产生了一个为高触发电平，一个为低触发电平，降低了充电电流，也可以改变充放电时间吧，M2和M3在触发状态时和保持状态时的作用不同造成吧！
学习到了
学习一下，很少自己做ESD的机会呀。
多看看foundry的设计规则，然后在看看相关ESD layout书籍