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高速并行总线互连
时间:10-02
整理:3721RD
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对于60M 10路并行总线一般采取多大的线宽和线间距,保证不会有串扰。芯片手册上说的是这10路电平的上升和下降沿的时间为1ns,我用Allegro 定义的约束规则是:传输线阻抗70欧姆,传输延迟为0.1ns~0.5ns。板材为4层板,FR4。谢谢!
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