请教关于Verilog-A仿真的问题

请问哪位大神有关于Verilog-A仿真的资料啊?我做的电路中调用了一个用verilog-A写的模块，其余的都是用MOS管搭建起来的，仿真时无法产生网表，请问应该怎样才能进行仿真啊?是不是需要一些处理啊?跪求大神解答··

先检查下verilogA写的有没有什么错误

我是直接调用adhlib库里面的· 应该没错吧?

额 应该没错的吧...verilogA印象里不需要特殊的设置才对啊

主要是我是用MOS搭建的电路里面调用了一个用Verilog-A写的模块·

调用一个verilogA模块而已，应该能正常仿真的呀...不清楚哎，检查下电路细节。也可能不是verilogA模块的问题

哦，那请问这种电路是必须要用SpectraVerilog来仿吗?还是可以用其他的仿真器来仿?

不需要，直接仿真就行...

可以用spectra?

可以吧

非常感谢··

常识：tools安装后都有user guide,还有很多example

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