准备做一个10bit 250MHz ADC,大家给点建议

有经验的大侠们怎么都不给点指导啊
我准备用最简单的结构，查了电容的match 大概可以到0.02%，到10bit没有问题
所以不想做digital caliberation了，那个东东太麻烦了

3个月tape-out 很 牛逼

差不多4个月吧，一个做电路，还有一个版图，
layout的是资深工程师，画起来很快，大概一个月就足够了
所以现在就看我的circuit能做到什么程度了

要不你给讲讲各个stage的amp的电流分布和设计标准，P／Z的分布等。
250Mhz现在我仅仅在ieee上面看到过，呵呵。

我不是还没有开始做呢么，先来请教一下大家，搜集足够多的信息哦
结构就是标准的1.5bit/stage的pipelineADC，总共9级
sample电容大概取1~2pF之间
各级MDAC电容按比例递减

lz要充分估计到困难性和可行性哦。俺基本没见过几个月计划tap out的项目。250MHz不低了，还是65nm的CMOS

有现成电路么?
所有重新开始做，够呛
20mA 基本上可以发一流杂志了，目标比较高啊：）

只有一个基本结构，不过是最通用的结构
老板说要在电路上下功夫

可以先看看08年isscc上65nm工艺做到什么频率.

LZ我很崇拜你，也羡慕你有这么好的机会
但高速pipeline还是有不少难度的

现在我看不到ieee了，不知道现在是一个什么样的水平啊

运放的增益很难做上去

10bit 需要大概不到80dB
不过65nm里面一级folded cascode的gain 大概才不到30dB
所以需要辅助gain boost opamp is a 2 satge opamp

牛人！
如果传统结构，采样电容又是1P以上的话，20mA电流是不可能的。计算一下带宽就知道了。、
我做的是10bit 160M的，不过是90n工艺，3.3V电压，电流就三十多毫安。
电路带版图整了快一年了，版图就画了三个多月了才刚刚画完。

90n的很多非理想效应已经非常严重了。
不知道小编怎么解决运放增益和开关。也准备用1.1V的开关?

面积200*800可能差不多，65n的数字校正部分面积可以忽略了，如果用标准单元库搭。
我的面积是400*400.

应该还可以吧，250MHz采样，opamp的带宽1GHz大概就行了，
采样opamp的电流大概3mA~4mA的样子差不多
采样：4mA
1st：3mA
2nd ：2mA
3rd ：1mA
.
.
.
总共也就10几mA，再加上一些比较器和bias，大概差不多吧
可能还有好多东西没有考虑到

不知道lz准备用什么样的电容?
而且还不用校正电路

我也做过一段时间的65n（非常好的foundry）
低压时运放增益很难上去
而且随corner变化很大
完全不用校正电路很难想象 Tapeout结果

6层MOM电容咯，电容的matching挺好的啊0.4pF大概可以到0.02%左右
1.6pF的matching 大概是0.01%
做10bit应该没有问题吧

小编不要reference buffer? 需要input buffer 么?
noise 需要做到多好?还有enob?

哦，前面有Analog FrontEnd电路，是低通滤波anti-aliasing电路，功耗另外算吧
希望SNDR有56dB， ENOB大于9bit吧，当然高频时稍微差一些

呵呵
lz要仔细计算一下
STI的影响不是一般的严重
我虽然没有用65n做过pipeline 但用它做过DAC ：）

关注一下，在学校一个人木有搞定40M Pipeline的人掩面路过

STI? 浅槽隔离?不是影响mos管的matching么?
不会影响电容吧

20mA,1.2V, 10b,@250MHz, < 0.2pj/conv
基本上是state of the art
小编以前做过pipeline么?
250MHz, clkgen 等等都功耗很大了
65nm 得gain 实在太差

不好意思啊，惭愧啊，以前没有做过pipelineADC，
赶鸭子上架，没办法啊
20mA,1.2V, 10b,@250MHz, < 0.2pj/conv 这是什么理论啊，提供一点相关资料吧
谢谢啦

FOM=power/(2^enob*2*fin)
一般用来评价ADC 的性能。简单的就用fin=fs/2
FOM 如果小于0.2pJ/conv就可以进JSSC/ISSC 了

只作过40M的pipeline，
感觉就像周星星看高人决战紫禁之巅了
搭不上话，汗颜啊