关于pipelineA/D设计的问题

请问各位大侠，比如我做一个12bit 5MSPS的pipeline，工艺上的主要限制是什么呢?电路上对性能的限制又应该是什么呢?就比如SAR，电容电阻的相对精度会影响INL和DNL，那么对于pipeline，电路上什么模块的性能会限制AD的特性呢?

自己顶一下。具体点说就是是什么因素制约pipeline做到更高精度和速度?比如采用每级1.5bit，则每级对于比较器和运放的要求并不高。还有各级的电容值应该根据什么来定?

电容失配与噪声决定了电容的取值,具体你可以都看看论文，不过很多文章都写的很模糊，建议看国外的。

KT/C要小于二分之一LSB么?电容失配有公式么?是由工艺决定的么?

可以从速度和精度两方面来看：
速度：开关的阻抗和线性度、放大器的建立速度、reference的速度、比较器的速度
精度：开关的charge injection和clock feedthrough、放大器的直流增益、reference的建立精度、电容的匹配精度
噪声：反馈系数、放大器的噪声系数、采样电容
楼下补充

以自己以往经验，S/H或者pipeline第一级（如果没有S/H)的OTA性能最重要，也是最困难的。当采用多比特结构时，如何使采样电路的非线性处于较低水准也十分困难。当设计高精度ADC时，refernece电路也需要大量的经验和技巧。高性能ADC的版图实现也是一个永远的难点。

是否可以这样理解：对于第一级OTA，增益误差小于1/2LSB,建立时间小于半个采样周期。但是对于S/H非线性该怎么考虑?在仿真的时候怎么看?只要增大OTA增益就可以了么?或者说怎么仿出非线性的误差来?

当采用多比特结构时，如何使采样电路的非线性处于较低水准也十分困难。我所说的采样电路是指开关电容组成的sampling/tracking部分，不是指以OTA为核心的holding/amplifying部分。对于前者，在采用自举开关技术提高线性度后，一般认为sampling/tracking部分的线性度远高于holding/amplifying部分。但是在每级多比特结构中，sampling/tracking部分线性度下降很多，仅靠自举开关技术可能无法保证该部分线性度满足高性能ADC的要求。