verilog A无法提取网表

各位大虾，小弟在做ADC，想用verilogA写一个小程序将仿真数据弄到matlab里面分析，
遇到了一个问题，我编的verilogA文件在仿真的时候不能生成网标，请问这是怎么回事啊?
有做过的大侠请不吝赐教，小弟感激不尽！长期守候！

你可以尝试吧veriloga的内容单独放在一个文件里面，然后再主网标里面用相应的语句加进去试一下，只要格式对的话，手动添加也可以吧，

verilogA我已经编好了一个最简单的测试文件，只有一个输入和一个输出，我把symbol调出来仿真一下性能，结果无法提取网表，大侠可否加qq看帮忙看一下截图，我现在卡在这里没有办法继续后面的工作，非常棘手，多谢了！

在ade的setup菜单里有个environment选项，点开之后写上你那个veriloga的view类型，应该就是"veriloga"
写好之后再提取一下网标试试。

多谢各位，小弟已经搞定了