关于TSMC 55nm 工艺 漏电问题

大家好，
目前用TSMC 55nm工艺设计PLL，结果同事说现在T公司的55nm工艺 1.0V的P／NMOS已经没有漏电的问题了。
茫茫然，因为大家都知道从130nm以后PLL的Loop Filter就改成了3。3V的NMOS in NEWLL作为C了，现在改成1.2V，会有这种好事情么，
请大家帮忙解惑...

可以分享55nm model file? 這樣就可以試看看