请教LDO流片测试现象分析问题
在小电流输出时，随着vin增大到6V，输出波形正常，纹波很小。
在大电流输出时（Iout>80mA），随着vin增大，vout纹波vpp从7mV增加到40mv，在vin>=3.8V出现下图现象。
小弟百思不得其解，想请教下各位大侠，有可能是什么原因造成LDO出现以下问题。
交流仿一下。
看一下运放的相位欲度是不是比较小
大管子尺寸应该够大吧
测试时是不是采用开尔文连接
纹波和电流的大小成正比吗?
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小电流时多小?
可能是大电流时，相位裕量不够
纹波和电流不成正比，但是那个图形现象的触发电压与电流成反比，即电流越大，那个现象的触发电压越低。
1mA到50mA,没有这个上图现象发生。
这个电路的设计，仿真时反而我们设计的是小电流下（1mA到10mA），PM不是很好，大电流下70到80度。
如果是由于频率特性的问题，我搞不懂的是，为什么在3.8V以下的时候没有出现这种波动现象，在3.8V以上才出现。求解，谢谢！
随着电源电压的增大 整个环路的增益有所增大，
有可能在高电源电压时会出现 PM不够的情况，
你在流片前 有没有对各种电源电压下 对负载做扫描的AC分析 看看PM是不是 都比较好?
谢谢你的回复，我尝试过在高电压下（vin>3.6V），电流大于10mA时,PM仍然大于70。 电流为1mA时，PM为63左右。 我一直在考虑是不是有可能由于补偿方法的问题，我采用的是随输出电流变化的动态零点补偿
原因分析：
低电源电压MOS 工作在线性区，输出极点为为主极点。
电压上升，PMOS工作在饱和区，输出极点阻抗增加，输出极点往原点移动。系统不稳定了
措施：增大PMOS，低电压也饱和，合理补；输出电容接合适esr，零点补偿，但对瞬态有影响。
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更正：
低电源电压： 大电流 PMOS线性区 输出为非主极点。其余参考前面所述
你说：尝试过在高电压下（vin>3.6V），电流大于10mA时,PM仍然大于70
那我问：vin>3.6V，电流大于50mA时,PM是多少?
谢谢你的回复，这两天在找原因，PM为73到78。
谢谢你的回复，我的PMOS功率管比较大，输出电压1.8V，在2.3V以后肯定已经进入饱和区了的，而我的现象触发点是在3.6V以后
看来是不稳定问题！
你说使用的是动态补偿，那么在电源电压和/或电流变化时，有可能会导致零极点不能线性的跟随，因此出现稳定性问题首先确保你在仿真相位裕度时断开环路没有影响到直流工作点和断开节点处的零极点，其次ac分析结果有时是不正确的，原因很多，因此必须使用tran分析进行检验。如果tran分析通过，可以进一步检查layout和后仿真(tran分析)
我做过两个版本的电路，其中一个版本有和你同样现象，条件是在大电流和vdd较低条件下才出现，而另一个版本却没有，就是因为动态补偿在此条件下出现了稳定性问题。
进行的瞬态分析、方波、三角波都进行了仿真，奇怪的是在小电流下，会有很小的波纹（1、2mV），大电流下正常，但实际测
试时时小电流正常，大电流异常！
进行了AC分析，也进行了stb分析，结果基本一致，无异常！
莫非版图问题?还是测试问题?
继续郁闷中~
你的基准是否有问题?
如果基准环路有问题，也可能出现这种现象，请先排除基准的问题，或者限流环路的问题，再考虑LDO的电压环路
基准是第一个被排除的，在任何情况下，稳定！
那你做过后仿没?
还有版图检查过没?是否存在影响稳定的因素呢?
谢谢各位的回复，现在的有新的现象，我们正在重复测试以便分析原因。现象如下： 当测试板焊的很糟糕的时候（即：电容电阻的管脚都很长，看起来让人觉得混乱），开始说的图形现象在Vin>5.1V以后仍然出现。我们考虑是不是散热的问题，但现在我们采用的陶瓷封装，金属载物台很大，应该散热很好。 当焊接得比较好的时候（即：电阻电容管脚较短，看起来很整齐，接近PCB的感觉），这个时候开始说的图形现象仍然如原述，在3.8V以后发生。
首先谢谢各位的热心回复！
问题在于，测试时芯片的实际耗散功耗超出芯片封装的耗散功耗，芯片温度偏高
当重新计算测试加载耗散功耗符合封装耗散功耗后，现象消失
遗留问题：为什么温度过高后，出现此现象，需进一步研究，（电路?工艺?~）！