采样电路不收敛
时间：10-02
整理：3721RD
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我仿真全差分形式的采样保持电路的时候，ADS总是提示"internal timestep ...too small",应该是电路不收敛的原因，各位有没有好的解决方法，谢谢
修改option的accurate=1 try it again
这个是spice中的设置吧，ADS中好像没有看到有这个选项
ADS? 你说的是mentor的Advanced Mix Signal Tools?
不是，agilent 的advanced design system
还米用过ADS吧！用spice 还没遇见过该问题！
MOS管的衬底电平会对电路的敛散性会有影响吗?