浅谈IC设计中逻辑综合

引言   在IC设计流程中，逻辑综合是后端设计中很重要的一个环节。综合就是指使用综合工具，根据芯片制造商提供的基本电路单元库，将硬件描述语言描述的RTL 级电路转换为电路网表的过程。由于主频是芯片性能的重要指标之一，如果希望关键路径的延迟满足芯片设计的周期时间，不但需要RTL 代码描述满足要求，更要讲究综合中对关键路径的处理方法。

关键字：逻辑综合；后端设计

（一）逻辑综合的主要过程

1.1  翻译：读入电路的RTL级描述，并将语言描述翻译成相应的功能块以及功能块之间的拓扑结构。这一过程的结果是在综合器内部生成电路的布尔函数表达式，不做任何逻辑重组和优化。

1.2  优化：根据所施加的时序和面积约束，按照一定的算法对翻译结果进行逻辑重组和优化。

1.3  映射：根据所施加的时序和面积约束，从目标工艺库中搜索符合条件的单元来构成实际电路的逻辑网表。约束条件是综合过程的重要组成部分，综合正是通过设置约束条件来优化设计，以达到设计要求的。

（二）可选择的逻辑综合方案

      在优化电路时用户可以有两种方案，一种是自底向上的综合方案，一种是自顶向下的综合方案。

2.1 自顶向下的综合方案(top-down)

在top-down的综合方案中，顶层模块和它的所有子模块放在一起优化的所有的限制条件和电路工作环境一般也都是针对顶层模块设置的，因此，这种综合方案能够自动将模块之间的连接和依赖关系考虑到综合中去，从而优化综合结果。但是，这种方法对于一个规模比较大的电路显然不适合，因为在综合的过程中，所有的模块必须同时存在于存储区中，而且运行时间也会比较长。

2.2  自底向上的综合方案(bottom-up)

即分而治之的解决方法。从最低层模块开始综合优化，必须对所有底子模块施加限制条件并且需要单独优化，这个过程一直延续到顶层模块。其中每一个子模块综合完成之后，直接将该模块集成到它的上一级中和上一级的其他模块一起优化，而且一般使用set_dont_touch命令让DC不再改变该子模块的结构。使用这种方法进行优化的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他的模块一起优化。

2.3  综合采用自底向上和自顶向下的综合方案

      考虑到以上两种综合方案的有缺点，在做综合的时候一般同时采用以上两种方案。即对于层次较多或者比较复杂的模块采用自底向上的的综合，而对于层次结构简单底模块则使用自顶向下底综合。

（三）对逻辑综合中关键路径延迟的主要约束处理方法

3.1  通过选择器件的处理方法

      从最直观的角度看，时序逻辑和组合逻辑都由基本的电路单元组成，因此，选择延迟小且不影响芯片性能的器件是既简易又高效的处理方法。例如，基本电路单元库中的DFFXL寄存器虽然面积较小，但它的延迟相关参数Tck-q、Tsetup较大，容易形成关键路径，于是可以通过设置set_dont_use等约束来禁用它。在一些特殊情况下，基本电路单元库中的器件不能满足要求，这时需要采用自定义的电路单元。

3.2  对端口间逻辑的处理方法

      这是所有方法中最常用、最有效、最重要的，一般通过set_input_delay、set_output_delay、set_max_delay等来实现，有以下几种情况：

如果两个寄存器之间的逻辑比较少，那么可以对其输入延迟和输出延迟施加较宽裕的约束，即设置较大的set_input_delay和set_output_delay值，表明所做逻辑不受压缩，映射电路基本单元库的自由度较大。这样，两者的实际延迟之和将不大于单周期时间(非关键路径)，不仅满足设计要求，而且对其他关键路径的影响很小。

      如果两个寄存器之间的逻辑比较多，那么就要对其输入延迟和输出延迟施加较严厉的约束，即设置较小的set_input_delay和set_output_delay值，表明所做逻辑需要压缩，而映射电路基本单元库的自由度也较小。但这并不表示越小越好，如果设的值很小(甚至为零)，那么会使综合器对这条路径的逻辑压缩得过大，而导致其它关键路径的延迟增加，甚至导致其它非关键路径转化为关键路径。因此要凭借经验，不断改变所设的约束值，最终使所有路径的延迟都不大于单周期时间，满足设计要求。

        对于一般芯片设计(中小规模)，在以上两种情况下，对其输入延迟和输出延迟合理施加约束，基本就能满足设计要求。如有个别几条关键路径延迟仍然较长，可以通过设置set_critical_range和group_path来加以约束。这两种约束对所约束路径的逻辑压缩效果较好，且不会影响其它路径的延迟。采用这样的约束之后，关键路径通常都能被消除了。

      对于一些大规模的芯片设计和上述处理后仍然存在关键路径的情况，就要用set_max_delay来进行约束，这种约束的效果非常明显，但会影响其它路径的延迟。因此也要凭借经验，不断改变所设的约束值，最终使所有路径的延迟都能满足设计要求。

3.3   对层次间边界的处理方法

      硬件描述语言描述的RTL级电路通常是多层次模块，对其进行综合后得到的电路依然以独立模块的方式存在，即存在边界问题，因此综合中有专门针对边界问题的约束，利用这些约束可以打散边界、保持边界，或重新整合边界，从而优化边界，达到设计要求。约束group用来生成新的层次模块，而约束ungroup的作用刚好相反，它用来打散边界，消除层次模块。通常它们都会结合起来使用，但不管以哪种方式选择边界，都应该根据具体的设计要求，参照综合结果，选择最好的方法。

      在用硬件描述语言描述RTL级电路时，有时会专门设计某些单独模块(类似全定制电路)来简化实现一定的功能，从而缩短延迟并减小面积。在综合中利用约束set_dont_touch可以保证这类模块不受影响，保持边界。

对电路结构的处理方法

      一般情况下，设计者在描述RTL级电路时就应该考虑诸多因素，对电路结构进行规划，而在综合中只要将RTL代码映射到基本电路单元库几乎就能达到预期要求。但在有些状况下，还是需要利用一些约束来进行优化，这里仅以最常见的set_structure和set_flatten来加以说明。structuring是综合中默认的逻辑优化策略，它同时考虑了延迟(速度)优化及面积优化；而flattening这种策略往往以牺牲面积来达到缩短延迟的目的。flattening策略下得到的电路只有两级，延迟小于structuring策略下得到的三级电路，但电路面积比较大。当今IC工艺已经进入深亚微米级，因而在设计中往往需要首先考虑延迟因素，但究竟选择哪种策略，还是要根据具体的设计要求而决定。

结语

这篇文章主要介绍了逻辑的相关概念，综合方案以及几种处理关键路径的主要方法，还有其它一些方法也能对关键路径有所贡献，但效果不是很明显，这里就没有论述到。在通常情况下，依照上述的这些方法就能够优化设计并满足要求。如果采用上述方法后还不能消除关键路径达到设计要求，就需要改进系统级设计，修改RTL代码，再重新进行综合。

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