TPS53353 12V转5V输出 空载时无输出

之前的产品中使用TPS53353作为12V转1.2V，电路sch 和 pcb如下

该电路工作正常。

现在此基础上更改分压实现12V转5V电路，空载时输出即为0.

后按照WEBENCH修改设计参数，依然无输出

然后在此基础上把输出电压调低至3.9V（通过调小分压电阻R19和R78实现），此时输出电压正常，小负载带载正常。

对应5V输出时的波形，

12V输出恒压，无变动，

EN电压稳定为高电平，

VREG点电压稳定在5V，但在开关为高的时候有叠加波形

LL波形类似于芯片处于过流保护状态。

具体波形对比如下（1.2V正常输出 和 5V异常输出）

1.2V时LL波形

1.2V VBST波形

1.2V VREG波形

5V时VREG

5V时LL波形

5V时VFB波形

同时进行了如下对比测试

1. 把输出电压调整为15V

2. CCM调整为Auto Skip

现象一致

目前的疑问：

1. 是什么原因导致高压输出异常，环路稳定性，还是跟输出占空比有关，

2. 为什么规格中描述输出电压最高为5.5V，什么因素限制了无法有更高的输出电压？

     该问题是否与此存在关系？

3. 芯片内部的保护机制，是不是出发了某种保护机制，芯片关闭了输出？

请大神们不吝赐教，谢谢。

Hi

   看起来像是REG电压限制的驱动能力，这个电压不应该因为修改而出现异常，这个本身是VDD电压的LDO输出，建议你外部给你个稳定的5Vdd电压再测试，或者直接给4.5V到REG测测看。

   输出设计最大建议是到5V，不应该是duty限制，因为这个和输入电压有关。

   你给的REG波形没有说明，我认为可能是REG电压欠压保护了。

1. 最大输出5V受VREG电压值的影响，这个从器件框图上可以看出来，这个我之前没有看到。

2. 正如您所说，VREG由内部LDO产生，与外部电路没有关系，

    而根据芯片的规格，UVLO的条件是VREG < 3.95V.

    从我给出的VREG电压波形（图5V时VREG）来看，是不满足UVLO的，所以我觉得不应该是欠压保护。

    但我无法理解为什么5V上会有一个叠加的波形，感觉LL 信号耦合到了VREG上。

附件为PCB截图。

HI

   正常就是不会被干扰到这个5V，找到原因可能就解决了你的问题。

大神有什么建议吗，从PCB上没有看个这两个信号之间的耦合途径，

如果送个外部5V到该引脚，也不会影响到芯片内部的信号吧。

把你输出端的电解电容换成陶瓷电容。看看输出是否正常了

输出端既有电解电容，也有瓷片电容，这种组合也可以保证电容对地寄生电阻的阻值。

我试试把电解去掉看下结果。

并不是这样，具体要看你电解的频率特性以及你的芯片工作频率。

确实如此。在空载的时候把电解去掉输出5V OK。

能否详细解释一下电解的频率特性对芯片的影响，谢谢。

这个芯片是DCAP，是通过跨接在电感上的电阻电容进行反馈采样的。而电解电容的ESR很大，所以很容易在输出上也产生一定的纹波，两种纹波存在相位差，会导致芯片内部无法识别反馈信号，故无法正常工作。

以钽电解为例，其谐振点通常在几百KHZ，若工作频率刚好在其谐振点附近，那么电流都会流过电解，造成很大的ESR纹波，影响电路，只有当高频时电解呈现感性，原理谐振点，这时候电流才会大部分流过陶瓷电容，就不会有大的ESR纹波