C6678 断电时序设计疑问

之前发了一个帖子，自己没有理解，混淆了复位和断电两者的概念。

重新整理了下，问题描述如下：

在设计6678供电方案的时候发现，EVM板是通过FPGA来控制上电时序和断电时序的。

论坛上的一些经验帖说，是可以脱离控制芯片来设计供电时序的。因此在自己设计6678供电方案时，没有采用FPGA，只是通过TPS54620等芯片的EN、SS/TR、PWRGD等功能引脚来实现上电时序功能（TPS54620芯片的Datasheet上有相应的时序控制原理图）。

如果不用类似于FPGA的控制芯片，那么在设计完上电时序后，断电时序就很难设计。断电时序是否必要？直接断电，是否不妥？

上图是EVM原理图中附带的两个时序要求。后者的时序有办法不用通过控制芯片来实现么？

如果所有电源几乎同时断掉则没有必要考虑断电时序。

如果先断一个电源，过几分钟再断另一个电源，则要考虑断电时序。

谢谢Brighton Feng的解答。

补充问下，关于供电时序控制这块，我了解到keystone硬件设计手册上给推荐了一款UCD9090的时序控制芯片。由于不用控制芯片的方案自己心里没谱，虽然通过实验实现了部分时序，但由于没有前例可以借鉴，始终没有太大信心。不知是否该考虑使用时序芯片。目前还在看UCD9090的Datasheet，希望能得到一些建议，作为方案选择的参考。