关于电池电路的PCB制作

我在你们TI视频上看到关于减小EMI方法，是不是增加PCB层数？多增加2层接地平面可以减小EMI？ 我不是很清楚，请问具体怎么绘画PCB来减小EMI?

PCB与EMI有很重要的关系，但多层板不是灵丹妙药。如音频放大器，电源等，单层板也可以做的很好。

最重要的EMI影响力来自你自己，PCB只是载体。

PCB的层数不会随意增加，一般有单面板、双面板、四层板、六层板、八层板等几种层数。

四层板结构一般为：一层信号层、二层地层、三层电源层、四层信号层。

多层板适当地增加地层对改善EMI有帮助。

使用TI的charger时，可以参考其EVM的User's Guide来绘画PCB。比如bq24295EVM User's Guide等，里面有PCB每个层的布线图、都详细说明了降低EMI的layout注意事项。

请问下。我设计的板子，有6快TI的电压转换芯片，有都是144引脚的DSP和 FPGA啊，应该有几层啊？要是是6层的啊，能不能给个建议

请问下 在多层PCB板中 模拟电层与数字地层应该怎么连接？以什么方式和形式连接起来啊？

有个叫ＸＰ的（二楼）讲的不错，ＰＣＢ只是载体，不是根本。

而通过ＰＣＢ的设计来抑制噪声的方法可以从以下几点来实现：

１在走线时，开关环路和输出整流环路的面积要尽可能小

２在环路的载流线旁边走条地线

３电源层和地层分开放

４减少在地层走线

有个叫ＸＰ的（二楼）讲的不错，ＰＣＢ只是载体，不是根本。

而通过ＰＣＢ的设计来抑制噪声的方法可以从以下几点来实现：

１在走线时，开关环路和输出整流环路的面积要尽可能小

２在环路的载流线旁边走条地线

３电源层和地层分开放

４减少在地层走线

多少层板只是布线的需要，一般在简单电路中单层板或者双层板就够了，复杂的电路就需要布更多层。而EMI，主要是通过地线的铺设来减小的，就单面布板而言，往往大范围的铺地可以降低EMI

如果想通过PCB，尽量减小EMI，那么要注意的点还是很多的。

1、例如滤波环路、功率环路、输出环路、反馈环路要面积尽可能的小E=1.3ISF/D，这是环路产生辐射的公式，很直观的表明要减小环路面积。

2、PCB的接地点也是一个很重要的点，不要形成地环路。

3、在敏感器件，例如晶振、MOS、芯片类的地步不要布线，否则会通过耦合电容，信号线变成辐射天线，那EMI。。。。。不忍直视。

多增加两层PCB接地层，确实可以减小改善EMI特性，但是这样会让成本增加很多，往往是得不偿失的。

减小EMI有很多方法，网上有很多的讲解与教程。

主要可以通过以下几个方面： 1：缩小高频回路。（例如BOOST电路中的MOSFET，DIODE，CAP构成的高频环）。

2：镜像高频回路。（镜像电流可以让干扰相互抵消掉）。

3：注意接地层与接地走线。（接地走线非常关键。）

在设计PCB布线时，要如何消除磁通线呢？目前有许多技巧可供参考，但是它们不是全部都和消除磁通线有直接关系，简述其中的一些技巧如下：
●多层板具有正确的多层设置（stackup assignment）和阻抗控制。
●将频率走线（clock trace）绕到回传路径接地平面（多层PCB）、接地网格（ground grid）的附近，单侧和双侧板可以使用接地走线，或安全走线（guard trace）。
●将组件的塑料封装内部所产生的磁通线，捕捉到0V的参考系统中，以降低组件的辐射量。
●警慎选择逻辑组件，尽量减少组件和走线所辐射的射频频谱分布量。可以使用讯号缘变化率（edge rate）比较慢的装置。
●藉由降低射频驱动电压（来自频率产生电路，例如：TTL/CMOS），来降低走在线的射频电流。
●降低接地噪声电压，此电压存在于供电和接地平面结构中。
●当必须推动最大电容负载，而所有装置的脚位同时切换时，组件的去耦合（decoupling）电路必须充足。
●必须将频率和讯号走线做妥善的终结，以避免发生阻尼振荡（ringing）、电压过高（overshoot）、电压过低（undershoot）。
●在选定的网络上，使用数据线路滤波器和共模扼流圈（common-mode choke）。
●当有提供外部I/O缆线时，必须正确地使用旁路（非去耦合）电容。
●为会辐射大量的共模式射频能量（由组件内部产生）之组件，提供一个接地的散热器（heatsink）。

检视上面所列的项目，可以知道， 磁通线只是「在PCB内会产生EMI」的部份原因而已。其它原因还有：
●在电路和I/O缆线之间，有共模和差模（differential mode）电流存在。
●接地回路会产生一个磁场结构。
●组件会辐射。
●阻抗不匹配。

请注意，大多数的EMI辐射是由共模准位产生的。在电路板或电路中，这些共模准位可能会被转变成最小的场。

结语

要消除PCB中的EMI，必须先从消除磁通量开始。但是，这是「说比做容易」，因为射频能量是看不见、闻不着的。不过，藉由寻找射频电流的位置与流动方向，并采用本文所介绍的几项技巧，以及参照Maxwell方程式、Kirchhoff和Ampere定律，就可以逐渐缩小可疑的区域，找出正确的EMI位置，并消除它。

EMI是个系统工程。

一般电流或者电压不连续的节点容易造成干扰，比如充电电路中，一般是buck电路。

buck电路输入电流不连续，所以输入功率回路一定要小。就是由输入电容，一定要尽可能的靠近芯片的输入和芯片的接地。

对于开关节点，注意保持面积最小，因为这个节点的电压在突变，减小这个节点的寄生电容，有助于减小辐射。

很多时候，使用屏蔽的电感会有较好的效果。

非常感谢你，也很感谢你们公司。真心谢谢 。我差不多理解了。

注意PCBLAYOUT，注意GND的链接，注意ANALOG和DIGITAL的链接。

减小EMI有很多方法，但是有些方法不一定适合自己使用。要折衷的选取方案。

TI的视频里面介绍的不少。电池电路是高频功率电路，可以通过优化PCB和通过屏蔽来解决。

优化PCB是最好的方案，因为可以在不提高成本的情况下，获得最佳的性能。

具体的优化方法我再楼上提到过了。

在设计PCB布线时，要如何消除磁通线呢？目前有许多技巧可供参考，但是它们不是全部都和消除磁通线有直接关系，简述其中的一些技巧如下：
●多层板具有正确的多层设置（stackup assignment）和阻抗控制。
●将频率走线（clock trace）绕到回传路径接地平面（多层PCB）、接地网格（ground grid）的附近，单侧和双侧板可以使用接地走线，或安全走线（guard trace）。
●将组件的塑料封装内部所产生的磁通线，捕捉到0V的参考系统中，以降低组件的辐射量。
●警慎选择逻辑组件，尽量减少组件和走线所辐射的射频频谱分布量。可以使用讯号缘变化率（edge rate）比较慢的装置。
●藉由降低射频驱动电压（来自频率产生电路，例如：TTL/CMOS），来降低走在线的射频电流。
●降低接地噪声电压，此电压存在于供电和接地平面结构中。
●当必须推动最大电容负载，而所有装置的脚位同时切换时，组件的去耦合（decoupling）电路必须充足。
●必须将频率和讯号走线做妥善的终结，以避免发生阻尼振荡（ringing）、电压过高（overshoot）、电压过低（undershoot）。
●在选定的网络上，使用数据线路滤波器和共模扼流圈（common-mode choke）。
●当有提供外部I/O缆线时，必须正确地使用旁路（非去耦合）电容。
●为会辐射大量的共模式射频能量（由组件内部产生）之组件，提供一个接地的散热器（heatsink）。