I2S的独立的时钟电路（ 恒温晶振，铷原子钟）

TI工程师

你好，前端的其他芯片把I2S给到PCM1794的iIS信号，（ LRCK，  DATA，   BCK，  SCK，），经常看到有人说JITTER，JITTER超过10PS影响音质啥的.

1.然后说外加独立的时钟电路（ 恒温晶振，铷原子钟），请问这独立的时钟就是对应的SCK信号吗？

2.如果把外加独立的时钟电路给到PCM1794的SCK。是不是LRCK，  DATA，   BCK这3个信号不用管.依旧用前端的芯片输出的信号.

3.加独立的时钟电路，有没好的方案好芯片推荐.

谢谢

您好：

1.PCM1794没有PLL，SCK，LRCK和BCK对于PCM1794来说都是input pin，所以SCK，BCK，LRCK都需要前端芯片的输出信号。

2.同1.

3.PCM1794前端的I2S信号 的来源是什么？I2S时钟的处理建议CLK线不要太长，防止时钟在传输的过程中因线路阻抗造成的边缘模糊的jitter问题。

4.关于音频CLK的问题，可以看一下连接中的文章，TI的app note的中文版。

http://www.eepw.com.cn/article/186280.htm

3.PCM1794前端的I2S信号 的来源是什么？---光纤，同轴,USB,输入芯片（CM6631，XMOS,WM8805.CS8416，DIR9001）

提供给PCM1794的I2S时钟必须保持同步，即BCLK、LRCLK是从SCLK分频而来，因此不可以单独只给PCM1794对立的SCLK时钟。

你提到的几款光纤/同轴解码芯片都可以同时提供SCLK，直接由这些芯片做I2S Master提供相应的时钟给PCM1794即可。

Jacky Wang大师，

你好，

非常感谢你，明白了我的意思和想法，

（I2S Master提供相应的时钟给PCM1794）--就是前面的各种MASTER芯片规格书标注的JITTER是50到200Ps左右，我想在提高到10PS左右，或者更加小的JITTER，

应该怎么实现，中间要加什么芯片，或者电路？

谢谢！

如过你想尽可能的降低I2S时钟的抖动，还要从源头即MCLK上入手，因为BCLK、LRCLK都是MCLK分频而来的，因此你可以尝试提高一下上述几种I2S Master芯片的主时钟的质量，除此之外系统的供电设计以及其他因素也会对抖动有一定贡献。

附件关于抖动的文档供你参考一下：1731.lavry-on-jitter.pdf

你好，

非常感谢您，仔细看了您分享的文档，很不错，具体到实际电路设计的时候，由于个人能力有限，还是无从下手，有以下疑问.

1.（CS8416输出的I2S  ,JITTER规格书标准200PS）比如用CS8416芯片接收光纤同轴信号，然后输出II2S给后面的PCM1794.除了CS8416的电源和晶体的质量尽量提高外，也不知道其他怎么优化.

2.是否要在CS8416 和 PCM1794之间 ,直接加一个高品质的芯片或者啥电路，把CS8416输出的I2S重新整理为JITTER非常地的2S， 然后给到PCM1794.

如果有能实现这个功能的芯片或者啥具体的电路，请帮忙推荐下，麻烦了，谢谢！

你好，

关于加强时钟稳定性，可以在CS8416后面加上一个采样率转换芯片，不管输入的采样率是多少，都可以调整为192KHz输出，其输出到PCM1794的时钟也很稳定。

这样的芯片例如SRC4392.

Roman Wang：

你好！

SRC4392 规格书上标准JITTER   200  /   250 PS 啊，有没10PS以内的芯片方案啊？

便携播放器 七彩虹 C4于 JITTER小于 5ps抖动， 哎，用这个参数看的话，好多SRC芯片都比较差啊