微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 硬件电路设计 > TI模拟硬件电路设计 > 请问多颗DAC输出并联提高THD+N,动态,信噪比有何理论依据?

请问多颗DAC输出并联提高THD+N,动态,信噪比有何理论依据?

时间:10-02 整理:3721RD 点击:

看到你们一篇文章说,并联DAC可以提高性能

focus.ti.com/.../getliterature.tsp

在你们的文章里面没有详细的解释,请问这样的说法有何理论依据?请帮忙解答一下我的疑惑,谢谢

ADC的信噪比分由两部分构成,

1. 量化信噪比,其计算公式为:S1=6.02*N+1.78+10*log10(fs/(2*BW));

2. 采样时钟的抖动带来的信噪比:S2=20*log10(1/(2*pi*fin*jiiter));

所以ADC的信噪比为SNRsum = 10*log10(1./(s1+s2));

由S1可以可拿到,当Fs增大一倍是,S1会提高3dB。所以理论上SNRsum会提高。由于时钟抖动带来的信噪比远大于ADC本身的信号比,所以一般情况下我们不太考虑S2的影响,所以一般情况下,我们会说,Fs增大一倍,信噪比增大3dB。

所以对于你的问题,并联ADC也就是增大了ADC的采样率Fs,所以它能提高ADC的输出信噪比。

同意Li的意见。DAC的计算方法和ADC的原理上是一致的

为何并联就是提高了采样率?得到数字信号的采样频率不是还是那么多没变化吗?

Peng

并联的时候,采样用的时钟是就相位交错的。然后再拼接起来。这样就把采样的速率提高了一倍。但是要注意校准时钟的相位差。

如果采集到的模拟信号是1,延迟半个时钟周期并联的ADC采集到的是2,那么最终数字输出的会是多少?实际数字信号的采样率还是没有任何变化,原来是96KHz的还是96KHz,不会变成192KHz采样率的数字文件啊

你好!

个人观点供参考:

1) 当单个DAC电流输出时, 运放的输出为Vout = I1* Rf,  便于计算方便,我们ignore 运放本身的电流和电压噪声,假设DAC的输出的电流噪声密度为in, 那么输出的噪声(rms)为 in*Rf* sqrt(BW) * pi/2, (1-pole LPf) .

2)  当m个DAC并联输出是, 运放的输出为Voutm= I1*Rf *m, 但是 输出的噪声有效值为:in *Rf* sqrt(BW)* pi/2 * sqtr(m) .

则输出的动态范围等效扩大的sqrt(m)倍。 实际情况比这个数值要小些,但这样输出叠加对扩大动态范围肯定是有帮助的。

Peng

举个例子,可能不太合适。比如你有一个信号,它的幅值分别是1,2 ,1,2,1,2,1,2....等等。如果它的频率是192kHz。如果我们用两个96Khz的ADC采样,如果我们把两个ADC的时钟有意的错开的话,我们会在ADC1得到1,1,1,1....。在ADC2得到2,2,2,2.....。然后我们在按照96KHz两倍的频率把ADC1和ADC2的值交织放在一起,就等效成了192KHz的采样的1,2,1,2,1,2.....

Peng

举个例子,可能不太合适。比如你有一个信号,它的幅值分别是1,2 ,1,2,1,2,1,2....等等。如果它的频率是192kHz。如果我们用两个96Khz的ADC采样,如果我们把两个ADC的时钟有意的错开的话,我们会在ADC1得到1,1,1,1....。在ADC2得到2,2,2,2.....。然后我们在按照96KHz两倍的频率把ADC1和ADC2的值交织放在一起,就等效成了192KHz的采样的1,2,1,2,1,2.....

  同意Seasat的说法,PCM1702在芯片级本身是通过过采样来提高输出信号的SNR, (过采样有处理增益,有效降低带内的噪声)。

但是www.ti.com/.../sbau029.pdf, 在第7页(共14页)中DAC Sectioin, Superior performance and sound quality are product by combing the parallel connection......... and wide dynamic range. 其本意是通过电流信号的叠加,来达到扩大动态范围。 原因见我楼上的解释。

PCM1702内部有16X oversampling capability, 如果我们提供四路等相位差的时钟给4片PCM1702,在时钟输入端是4倍内插,如果我们在模拟输出端(电流相加点),又如何看待这两种内插的效果呢?

最终的信号还是96KHz,如果你交织的放在一起,也就是将1和2的频率都变慢了一倍。已经失真了,比1,1,1,1或2,2,2,2还不如啊

另外并联的4片PCM1702,并没有提供4路等相位差的时钟,还有就是电流变大,所以动态变大,可是如果我用电路去放大电流,动态也会变大吗?因为我最终输出的电压幅度是有标准的,你电流是变大的,可是你输出的电压要压下来,符合标准,所以你需要压低后级的增益。这样实质上并没有增大动态范围啊?

我想可能是相关和非相关性噪声问题. 信号是相关的, 可以线性叠加, 不同的DAC本身的噪声是非相关的, 不能线性叠加.这样可以提高SNR.

上一篇:TLV320AIC3101寄存器配置
下一篇:AIC23

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top