DAC38J84 使用JESD与FPGA对连，CGS阶段过不去如何解决问题？

DAC使用DAC38J84，FPGA使用Xilinx ZYNQ7045。

只想使用DAC输出的A-Channal输出，LMF配置的是841，实际上DAC与FPGA只有4条LANE连接在一起

在FPGA这边，使用的IP-core，配置了4条LANE输出，LMF配置的是421，配置顺序如下：

配置LMK芯片->配置DAC（配置后复位）->配置FPGA的JESD-IP

读取DAC的寄存器能观察到config108.3 config108.2没有报错，说明DAC的SERDES PLL锁定正常

但配置DAC并复位后，其SYNC管脚一直是低电平，说明CGS阶段没有通过（可能没有接收到FPGA发出的K28.5）

同时读取DAC的警告寄存器，所有LANE都报FIFO数据请求为空错误

现在仔细检查了两端的寄存器配置，但没有发现什么问题，请问我该如何排查问题呢？

感谢！

有个疑问，我DAC配置的是使用8条LANE，但FPGA的JESD-IP只使用了4条LANE，是否会造成CGS阶段通过不了？

DAC配置要和IP核一致才可以

已经检查多次了，两边配置都是一样的