ads1256EVM drdy不拉低

我用的是ads1256evm开发板，3脚接5V ，9脚3.3V,reset,CS用IO引脚控制的，上电以后，drdy一直是高的，

ADS_CS_LOW();
RESET_HIGH();
delay_us(100);
SPI_SendByte(0xfe);
delay_ms(10);
while(ADS_DRDY); 这个引脚一直是高的，不能拉低。

公司网站上的 ADS1256EVM-PDK Plugin Version 1.2.4 安装  这个文件也不能下载，如果能下载，我可以用MMBO测试一下的。

DRDY 保持高有多个因素

DATA READY (DRDY)
The DRDY output is used as a status signal to indicate when conversion data is ready to be read. DRDY goes low when new conversion data is available. It is reset high when all 24 bits have been read back using Read Data (RDATA) or Read Data Continuous (RDATAC) command. It also goes high when the new conversion data is being updated. Do not retrieve during this update period as the data is invalid. If data is not retrieved, DRDY will only be high during the update time as shown in Figure 24.

软件是可以下载的，你申请了吗

对应的IO是否配置成输出了，先确定这个。

是输出的话。肯定会有波形的变化。观察，波形是否有变化。

读相关寄存器的值。看看对应的内容是否随输出的状态，在变化。

如果没有拉低，读不到任何数据，我上电以后，用示波器看它也没有拉低，为了让它变低，我把5V供电拿掉，或者3.3V拿掉，有时就有输出了。不知道什么原因？